基于PCI總線的HDLC通信卡的設(shè)計(jì)與實(shí)現(xiàn)

PCI總線及在其基礎(chǔ)上發(fā)展起來(lái)的CPCI總線，在工業(yè)控制、數(shù)據(jù)采集、信息通信、航空航天等領(lǐng)域得到了廣泛的應(yīng)用。高級(jí)數(shù)據(jù)鏈路控制(HDLC)是一個(gè)在同步網(wǎng)上傳輸數(shù)據(jù)并面向位的數(shù)據(jù)鏈路層協(xié)議，具有透明傳輸、可靠性高、傳輸效率高以及靈活性高等特點(diǎn)，可以實(shí)現(xiàn)點(diǎn)到點(diǎn)或者點(diǎn)到多點(diǎn)的數(shù)據(jù)傳輸，在路由器、網(wǎng)關(guān)等通信或者網(wǎng)絡(luò)設(shè)備中應(yīng)用廣泛。為了滿足實(shí)際工作的需要，并為后續(xù)系統(tǒng)升級(jí)提供拓展空間，本文設(shè)計(jì)并實(shí)現(xiàn)了一款基于PCI總線、符合HDLC協(xié)議的通信卡，以滿足高速數(shù)據(jù)傳輸?shù)男枰?。通信卡采用PCI總線控制器實(shí)現(xiàn)PCI總線接口設(shè)計(jì)，采用FPGA實(shí)現(xiàn)HDLC通信協(xié)議及接口邏輯設(shè)計(jì)，采用RS一422標(biāo)準(zhǔn)對(duì)外通信，實(shí)現(xiàn)與外系統(tǒng)的互連。

1 HDLC通信卡總體方案

通信卡主要采用PCI9054和FPGA構(gòu)成硬件系統(tǒng)，其硬件結(jié)構(gòu)圖如圖1所示。數(shù)據(jù)傳輸流程為：接收數(shù)據(jù)時(shí)，通過(guò)RS一422接口芯片接收數(shù)據(jù)，數(shù)據(jù)格式滿足簡(jiǎn)化的HDLC協(xié)議；通過(guò)FPGA內(nèi)部的HDI．C模塊進(jìn)行數(shù)據(jù)接收和串并轉(zhuǎn)換；然后在本地控制邏輯的控制下通過(guò)PCI9054以DMA方式傳給上位機(jī)，實(shí)現(xiàn)數(shù)據(jù)的接收和判讀；發(fā)送數(shù)據(jù)時(shí)，上位機(jī)軟件將數(shù)據(jù)以DMA方式傳給PCI9054再輸入FPGA，在其內(nèi)部HDLC模塊的作用下，進(jìn)行數(shù)據(jù)并串轉(zhuǎn)換和HDLC協(xié)議轉(zhuǎn)換，最后通過(guò)RS一422發(fā)送器進(jìn)行電平轉(zhuǎn)換和數(shù)據(jù)發(fā)送。預(yù)留SDRAM以滿足大容量數(shù)據(jù)通信需要。

2 HDLC通信卡電路設(shè)計(jì)

2.1 總線接口設(shè)計(jì)

PCI總線具有高性能、低成本、開(kāi)放性、兼容性良好等優(yōu)點(diǎn)，但PCI總線具有嚴(yán)格的時(shí)序關(guān)系和電氣規(guī)范，使得開(kāi)發(fā)工作量和難度比較大。PCI總線一般都采用各IC生產(chǎn)商設(shè)計(jì)的PCI專(zhuān)用接口芯片進(jìn)行PCI總線設(shè)的開(kāi)發(fā)，以減少開(kāi)發(fā)難度、降低上作量?；诖丝紤]，在本設(shè)計(jì)中，采用PLX公司的PCI9054芯片進(jìn)行總線開(kāi)發(fā)。

PCI9054芯片滿足PCI V2．2協(xié)議，可作為橋接芯片在PCI總線和本地總線(10cal bus)之間提供信息傳輸，既可以作為兩個(gè)總線的主控設(shè)備去控制總線，也可以作為兩個(gè)總線的目標(biāo)設(shè)備去響應(yīng)總線。其本地總線可工作在M、C、J三種模式，可方便地與多種微處理器連接。在C模式下，因本地總線的地址線和數(shù)據(jù)線分開(kāi)，時(shí)序與控制邏輯比較簡(jiǎn)單，得到了廣泛應(yīng)用[31。因此本通信卡中，PCI9054工作于C模式從設(shè)備方式，本地總線時(shí)鐘采用40 MHz恒溫補(bǔ)償晶振。PCt9054的PCI總線端引腳按照對(duì)應(yīng)關(guān)系與PCI總線金手指連接器相連，本地端地址總線為15 bit，數(shù)據(jù)總線為32 bit，控制總線包括ADS、BLAST、LHOLD、LHOLDA、LW／R#、READY、EOT#引腳，將它們分別與FPGA的10口互連。

2.2 FPGA芯片選型與設(shè)計(jì)

HDLC協(xié)議是面向比特的高級(jí)數(shù)據(jù)鏈路控制規(guī)程，具有強(qiáng)大的差錯(cuò)檢測(cè)功能、高效和同步傳輸?shù)奶攸c(diǎn)，利用它可以確保數(shù)據(jù)信息可靠互通。市場(chǎng)上有許多使用簡(jiǎn)單的專(zhuān)用HDLC芯片，但由于HDLC標(biāo)準(zhǔn)的文本較多，這些芯片出于專(zhuān)用目的難以通用于不同版本，缺乏應(yīng)用靈活性，且其片內(nèi)存儲(chǔ)器容量有限。另一種方法是通過(guò)軟件對(duì)MCU編程實(shí)現(xiàn)HDLC協(xié)議，雖然功能靈活、適應(yīng)性強(qiáng)，但處理速度慢、占用處理器資源多，難以高速實(shí)現(xiàn)對(duì)HDLC數(shù)據(jù)的插“0”和去“0”操作，一般只適用于路數(shù)較少的低速場(chǎng)合141。

為了實(shí)現(xiàn)與當(dāng)前系統(tǒng)HDLC協(xié)議的兼容，本通信卡采用FPGA實(shí)現(xiàn)HDLC收發(fā)功能模塊，充分利用FPGA硬件可編程的特點(diǎn)，發(fā)揮其速度快、靈活性高、并行處理信號(hào)、實(shí)時(shí)性能夠預(yù)測(cè)的優(yōu)勢(shì)。同時(shí)，考慮到通信卡傳輸一幀數(shù)據(jù)的長(zhǎng)度通常為512 KB～1 KB，而PCI9054的DMA只有32長(zhǎng)字FIFO，且PCI讀寫(xiě)速度與HDLC收發(fā)速度不一致，需要利用FIFO進(jìn)行數(shù)據(jù)緩存，達(dá)到時(shí)序匹配的目的。為了提高系統(tǒng)集成度及其可靠性，采用FPGA內(nèi)部存儲(chǔ)單元實(shí)現(xiàn)FIFO功能。因此，綜合考慮FPGA內(nèi)部存儲(chǔ)單元數(shù)量、10引腳數(shù)量等，選擇Altera公司的EP2C20一F240用于功能模塊開(kāi)發(fā)。EP2C20F240為QFP封裝，可用IO口142個(gè)，內(nèi)部LE 18 752個(gè)，內(nèi)部RAM為239 616 bit，可以滿足系統(tǒng)開(kāi)發(fā)需要。

2.3 差分接口設(shè)計(jì)

通信卡對(duì)外通信采用RS一422方式傳輸數(shù)據(jù)，傳輸頻率最高為768 kHz。因此，選用MAXIM公司的RS一422發(fā)送器MAX3032E和接收器MAx3094E，其數(shù)據(jù)傳輸率最高分別可達(dá)20 Mb／s和10 Mb／s，滿足數(shù)據(jù)高速傳輸需要。

3 HDLC通信卡邏輯設(shè)計(jì)

通信卡上的FPGA完成PCI9054本地總線數(shù)據(jù)讀寫(xiě)時(shí)序邏輯的轉(zhuǎn)換，實(shí)現(xiàn)HDLC收發(fā)模塊和FIFO數(shù)據(jù)緩存功能。設(shè)計(jì)中采用VHDL硬件描述語(yǔ)言實(shí)現(xiàn)各功能模塊，利用Ahera公司的集成開(kāi)發(fā)環(huán)境Quartus II(11．0)完成相關(guān)的編譯、調(diào)試、下載等開(kāi)發(fā)工作。

3.1 本地總線數(shù)據(jù)讀寫(xiě)模塊

PCI9054工作于C模式從設(shè)備方式，采用分散／聚合(Scatter—Gather)DMA方式進(jìn)行數(shù)據(jù)快速傳輸，以發(fā)揮其速度快的優(yōu)勢(shì)。根據(jù)PCI9054讀寫(xiě)時(shí)序圖可知，在C模式從設(shè)備方式下，F(xiàn)PGA讀取PCI9054本地端ads_n和hlast_n的引腳狀態(tài)，判斷是單周期讀寫(xiě)狀態(tài)還是猝發(fā)讀寫(xiě)狀態(tài)，實(shí)現(xiàn)地址獲取和數(shù)據(jù)讀寫(xiě)，其狀態(tài)機(jī)如圖2所示。同時(shí)，在上位機(jī)讀數(shù)據(jù)完畢后，如果讀FI．FO為空則將EOT#引腳拉低，將數(shù)據(jù)傳輸結(jié)束信號(hào)上傳，強(qiáng)行停止主機(jī)數(shù)據(jù)讀操作。這就需要在DMA初始化過(guò)程中，設(shè)置DMAMODE寄存器的第14位為EOT#有效模式。