新型移頻信號(hào)發(fā)送系統(tǒng)設(shè)計(jì)方案

http://m.butianyuan.cn/article/201612/333182.htm

移頻信號(hào)全稱為移鍵控信號(hào)（Frequency-Shift Keying），利用高頻信號(hào)承載低頻信號(hào)，具有抗干擾能力強(qiáng)、傳輸距離遠(yuǎn)等優(yōu)點(diǎn)，是現(xiàn)代鐵路機(jī)車行駛中的速度控制信號(hào)。它可以準(zhǔn)確確定列車的位置，與鐵路機(jī)車安全運(yùn)行有密切的關(guān)系。為確保信號(hào)接收系統(tǒng)接收到準(zhǔn)確、實(shí)時(shí)有效的信號(hào)，要求移頻信號(hào)發(fā)送系統(tǒng)在發(fā)送高精度移頻信號(hào)的同時(shí)，能夠保證自身系統(tǒng)的故障檢測(cè)。

現(xiàn)有的移頻信號(hào)發(fā)送系統(tǒng)，使用特定頻率晶振和CMOS器件，頻率相位精度低、通用性差，無(wú)法實(shí)現(xiàn)多載頻信號(hào)之間的自動(dòng)切換，而且自檢能力不高，不能達(dá)到實(shí)時(shí)故障檢測(cè)，無(wú)法適應(yīng)我國(guó)高速列車發(fā)展的需要[1]。因此，設(shè)計(jì)一種新型的移頻信號(hào)發(fā)送系統(tǒng)就成為一個(gè)迫在眉睫的問(wèn)題。本文提出采用雙CPU保護(hù)下的FPGA系統(tǒng)實(shí)現(xiàn)移頻信號(hào)發(fā)送的設(shè)計(jì)方案，以FPGA為系統(tǒng)核心，采用固定16MHz頻率晶振，完成CPU時(shí)序控制下FPGA的邏輯功能。在保證移頻信號(hào)高相位精度的前提下，實(shí)現(xiàn)了系統(tǒng)的自動(dòng)多載頻信號(hào)切換和實(shí)時(shí)故障檢測(cè)。

1 FPGA芯片

本文選用的FPGA芯片是Xilinx公司推出的XC4005E-4IPQ100,該類型芯片具有5000最大邏輯門（Max Logic Gate），其中可配置邏輯模塊（CLB）196個(gè)，以14×14矩陣結(jié)構(gòu)排列；輸入輸出模塊（IOB）112個(gè)?？蓪?shí)現(xiàn)616級(jí)觸器（FlipFlops），具有并行模式配置能力，存儲(chǔ)器容量為95,008 bits。使用亞微米多層金屬材料加工方法，使系統(tǒng)時(shí)鐘速率高達(dá)80MHz，而內(nèi)部執(zhí)行速率可以達(dá)到150MHz[3]。

該類型芯片在原有XC3000系列芯片的基礎(chǔ)上，增加了內(nèi)部軟啟動(dòng)結(jié)構(gòu)和時(shí)鐘驅(qū)動(dòng)輸入輸出模塊數(shù)目，并且提供了可選擇雙向RAM存儲(chǔ)器。

2 系統(tǒng)設(shè)計(jì)原理

系統(tǒng)設(shè)計(jì)原理如圖1所示，該系統(tǒng)以雙CPU保護(hù)下的FPGA為核心，配以輔助的前置光耦防護(hù)和后置安全與門及功率放大器。輸入為國(guó)家標(biāo)準(zhǔn)的鐵路用18路低頻信息和4種載頻觸發(fā)信號(hào)，輸出相應(yīng)的調(diào)制后高精度移頻正弦信號(hào)。其中，4種載頻可以由觸發(fā)信號(hào)直接控制，自動(dòng)切換。

FPGA內(nèi)部邏輯被設(shè)計(jì)為分頻器、計(jì)數(shù)器、編碼器、存儲(chǔ)器、觸發(fā)器和電子開(kāi)關(guān)等部分。經(jīng)過(guò)邏輯組合，實(shí)現(xiàn)低載頻信息編碼、相位連接移頻信號(hào)調(diào)制和移頻信號(hào)檢測(cè)計(jì)數(shù)等三個(gè)主要功能，并接收CPU的控制信號(hào)，完成與CPU間的數(shù)據(jù)傳輸。

圖1中雙CPU使用W78E58型單片機(jī)。主、副CPU各自獨(dú)立工作，分別向FPGA發(fā)送控制信號(hào)，讀取低載頻信息編碼和移頻檢測(cè)計(jì)數(shù)結(jié)果，并以此為判據(jù)進(jìn)行移頻信號(hào)發(fā)精度檢測(cè)。發(fā)現(xiàn)誤碼情況，即時(shí)關(guān)閉安全與門，切斷移頻信號(hào)發(fā)送通道，保證故障安全。主、副CPU之間，每個(gè)程序循環(huán)周期通信一次，以確認(rèn)對(duì)方處于正常工作狀態(tài)。

3 軟件設(shè)計(jì)

3.1 移頻信號(hào)調(diào)制結(jié)構(gòu)設(shè)計(jì)

圖2示出了FPGA內(nèi)部實(shí)現(xiàn)移頻信號(hào)調(diào)制的邏輯結(jié)構(gòu)。FPGA芯片選用16MHz時(shí)鐘脈沖，在分頻模式的作用下得到所需要的低頻和載頻信號(hào)；運(yùn)用時(shí)鐘同步觸發(fā)器和電子開(kāi)關(guān)實(shí)現(xiàn)頻率調(diào)制過(guò)程中的沿同步，從而在保證移頻信號(hào)頻率精度前提下，實(shí)現(xiàn)了移頻信號(hào)的相位連續(xù)調(diào)制。

圖2中K（t）為低頻方波信號(hào)，G1（t）、G2（t）為載頻方波信號(hào)，CLK為16MHz時(shí)鐘脈沖，CS1、CS2為電子開(kāi)關(guān)使能信號(hào)。低頻分頻器、載頻分頻器1、載頻分頻器2、時(shí)鐘同步觸發(fā)器、反相器、電子開(kāi)關(guān)和加法器由FPGA內(nèi)部邏輯門陣列通過(guò)狀態(tài)機(jī)的方式實(shí)現(xiàn)[4]。低頻分頻器和載頻分頻器的分頻由輸入的低、載頻觸發(fā)信號(hào)控制，進(jìn)行自動(dòng)預(yù)置，使信號(hào)發(fā)送系統(tǒng)適用于多種載頻切換，達(dá)到系統(tǒng)的通用性。

FPGA內(nèi)部邏輯結(jié)構(gòu)使用VHDL語(yǔ)言編寫，圖3示出了移頻信號(hào)調(diào)制部分的VHDL語(yǔ)言程序流程圖。

3.2 移頻信號(hào)檢測(cè)時(shí)序設(shè)計(jì)

移頻信號(hào)檢測(cè)采用高頻插入的方法。將16MHz標(biāo)準(zhǔn)脈沖插入待測(cè)信號(hào)中，通過(guò)計(jì)數(shù)器確定待測(cè)信號(hào)的一個(gè)載頻周期Tz，得到其載頻頻率fz：

式中Nz為一個(gè)載頻周期內(nèi)的計(jì)數(shù)脈沖個(gè)數(shù)。

為了計(jì)算待測(cè)移頻信號(hào)中的低頻周期，需要存儲(chǔ)大量的載頻周期數(shù)Nz。利用CPU的定時(shí)器構(gòu)成一定時(shí)間內(nèi)（0.2s）的Nz數(shù)組，尋找移頻信號(hào)上下邊頻的切換點(diǎn)，通過(guò)計(jì)算兩個(gè)相鄰切換點(diǎn)之間的載頻周期數(shù)，確定低頻周期，得到低頻頻率fd：

式中Nd為兩個(gè)相鄰上下邊頻切換點(diǎn)之間的頻率周期數(shù)。

在本文中，雙CPU各自獨(dú)立完成檢測(cè)計(jì)數(shù)數(shù)據(jù)的精度判斷和定時(shí)器控制，計(jì)數(shù)器部分在FPGA內(nèi)部實(shí)現(xiàn)，圖4示出了移頻信號(hào)檢測(cè)原理圖。

CPU源程序使用C語(yǔ)言編寫，使程序結(jié)構(gòu)化，并易于升級(jí)。圖5示出了移頻信號(hào)檢測(cè)部分的C語(yǔ)言程序流程圖。

4 性能分析

4.1 實(shí)驗(yàn)結(jié)果

在完成調(diào)試樣機(jī)的基礎(chǔ)上，對(duì)新型移頻信號(hào)發(fā)送系統(tǒng)進(jìn)行實(shí)驗(yàn)檢測(cè)。其中，載頻信號(hào)取8種，中心頻率分別為550、650、750和850Hz，頻偏均為55Hz。低頻信息從國(guó)家鐵道移頻信號(hào)標(biāo)準(zhǔn)中隨機(jī)選取8種，分別為7、8、9、9.5、16.5、17.5、18.5和26Hz。

為檢測(cè)實(shí)際發(fā)送的移頻信號(hào)，利用HP3563A（Control Systems Analyzer）控制系統(tǒng)分析儀模擬通用移頻信號(hào)接收器進(jìn)行頻譜分析。采樣頻率為2048點(diǎn)/s，加Hanning窗進(jìn)行FFT變換[2]，可得到如圖6所示的信號(hào)頻譜圖。其中，兩個(gè)波峰處的相應(yīng)頻率就是FSK信號(hào)的上下邊頻，其左右兩側(cè)的閃高波峰處的相應(yīng)頻率為上下邊頻的低頻頻偏頻率?？紤]到上、下邊頻率譜線之間的相互干擾，取能量最高的次高峰為低頻頻偏點(diǎn)，其與相鄰最高波峰之間的頻率差即為對(duì)應(yīng)FSK信號(hào)所包含的低頻信息[5]。

系統(tǒng)自檢部分的驗(yàn)證，由Micropack公司提供的Easypack/E 8052F在線仿真系統(tǒng)完成。該系統(tǒng)模擬CPU的全部功能，并從FPGA直接讀取移頻檢測(cè)數(shù)據(jù)，數(shù)據(jù)格式為十六進(jìn)制。

表1示出了系統(tǒng)實(shí)驗(yàn)結(jié)果，其中頻率理論值和測(cè)量值單位均為Hz，系統(tǒng)自檢值Nd、Nz1、Hz2均為十六進(jìn)制數(shù)。上、下邊頻自檢測(cè)計(jì)數(shù)脈沖為16MHz,低頻自檢測(cè)計(jì)數(shù)方波為上邊頻方波。

4.2 數(shù)據(jù)分析

對(duì)表1中實(shí)驗(yàn)數(shù)據(jù)進(jìn)行移頻測(cè)量值和自檢值的最大相對(duì)誤差分析，可以得到本文中新型系統(tǒng)的各方面精度，從而判斷其否滿足設(shè)計(jì)要求。

表1 8種移頻信號(hào)實(shí)驗(yàn)結(jié)果

移頻信號(hào)測(cè)量的相對(duì)誤差可以由下式得到：

E=[|fc-fl|]/fl (3)

式中：fc、fl分別為頻率的測(cè)量值和理論值。

結(jié)合公式（1）和公式（2），可以處到系統(tǒng)移頻自檢值的相對(duì)誤差計(jì)算方法：

式中，Ez、Ed分別為載頻自檢相對(duì)誤差和低頻自檢相對(duì)誤差，fc為對(duì)應(yīng)的低頻或上下邊頻測(cè)量值。

由公式（3）、（4）、（5）得到系統(tǒng)頻率測(cè)量和自檢值最大相對(duì)誤差如表2所示。

表2 最大相對(duì)誤差計(jì)算結(jié)果

從2表可以看出，實(shí)際移頻信號(hào)的發(fā)送相對(duì)誤差不大于1%，完全滿足鐵道通信信號(hào)的精度要求；自檢系統(tǒng)更可以保證實(shí)時(shí)檢驗(yàn)發(fā)送信號(hào)，實(shí)現(xiàn)故障安全。

綜上所述，新型移頻信號(hào)發(fā)送系統(tǒng)應(yīng)用先進(jìn)的可編程邏輯芯片（FPGA）和高性能CPU，通過(guò)巧妙的邏輯結(jié)構(gòu)設(shè)計(jì)和時(shí)序控制，實(shí)現(xiàn)系統(tǒng)的集成化、通用化，大幅度提高了系統(tǒng)運(yùn)行速度和可靠性。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)完全能夠滿足高速、高精度、故障完全的鐵道通信信號(hào)技術(shù)要求，具有很高的應(yīng)用價(jià)值。