信號(hào)完整性系列之十八——帶有預(yù)加重和均衡的高速信號(hào)測(cè)

在速率達(dá)到Gbps高速設(shè)計(jì)中，最常見(jiàn)的問(wèn)題通常會(huì)是眼圖不好、抖動(dòng)過(guò)大等等。如圖1所示，接收端芯片管腳處眼圖很差，抖動(dòng)成分很復(fù)雜。對(duì)于這樣的問(wèn) 題，如果我們使用力科示波器配有的獨(dú)特的抖動(dòng)分解功能對(duì)抖動(dòng)進(jìn)行分解分析可以清楚的看到主要的抖動(dòng)來(lái)自于330khz頻點(diǎn)和125MHZ的諧波（如 250MHZ、560MHZ左右）的頻點(diǎn)，根據(jù)這些頻點(diǎn)，我們可以更快捷更容易的發(fā)現(xiàn)此系統(tǒng)的問(wèn)題主要可能是因?yàn)殡娫床糠趾?25MZH時(shí)鐘電路設(shè)計(jì)得不 夠完善，這樣我們就可以有針對(duì)性的去改善這些電路。

當(dāng)信號(hào)速率進(jìn)一步提升后，僅改善設(shè)計(jì)電路可能并不能夠完全改善信號(hào)眼圖，此時(shí)發(fā)送端芯片一般會(huì)具備預(yù)加重調(diào)節(jié)功能，但是需要設(shè)計(jì)工程師去調(diào)節(jié)預(yù)加重為最優(yōu) 值以確保接收端信號(hào)眼圖最優(yōu)化。如圖2所示，未加預(yù)加重/去加重時(shí)候，發(fā)送端眼圖很好，但是接收端眼圖很差；增加預(yù)加重后，接收端眼圖得到有效的改善。由 于芯片廠商一般會(huì)提供多種預(yù)加重的程度和幅度的調(diào)節(jié)，所以工程師們通常需要設(shè)法選擇最優(yōu)的，一般方法都是通過(guò)測(cè)試接收端的信號(hào)，每調(diào)節(jié)一次預(yù)加重，測(cè)試一 次接收端信號(hào)眼圖，需要經(jīng)過(guò)很多次測(cè)試對(duì)比才能找到最優(yōu)值，通常效率會(huì)比較低。

當(dāng)信號(hào)速率更高時(shí)，通常達(dá)到5Gbps以上時(shí)，僅靠調(diào)試電路、調(diào)節(jié)發(fā)送端芯片預(yù)加重都難以改善接收端信號(hào)的眼圖，如圖3所示，發(fā)送端確實(shí)已經(jīng)增加了預(yù)加 重，但是接收端眼圖仍舊閉合了，對(duì)于閉合的眼圖就無(wú)法對(duì)其進(jìn)行分析，而奇怪的是即使眼圖如此糟糕，但是系統(tǒng)卻仍舊工作良好，那么這是為什么呢——因?yàn)樾酒?接收端采用了均衡技術(shù)，雖然在接收端管腳處測(cè)得的眼圖已經(jīng)趨于閉合，但是均衡后的眼圖通常會(huì)得到很好的改善。如圖3右側(cè)下方均衡后的眼圖已經(jīng)很好了，但是 從圖中可看出均衡后的點(diǎn)是在芯片內(nèi)部，示波器可能不能夠直接測(cè)試到均衡后的信號(hào)，而我們真正需要分析的其實(shí)是均衡后的眼圖。那么大家應(yīng)該會(huì)問(wèn)，這樣的話示 波器在接收端已經(jīng)測(cè)不到均衡后的信號(hào)，那么示波器還有什么用呢，在接收端芯片管腳處測(cè)試分析信號(hào)還有意義嗎？力科眼圖醫(yī)生EyedoctorII軟件可以 為您解決這些問(wèn)題。

圖3 帶有預(yù)加重和均衡的高速信號(hào)測(cè)試

二、典型的高速信號(hào)設(shè)計(jì)的主要步驟

由于當(dāng)前工藝水平越來(lái)越高，信號(hào)速率高于5Gbps的信號(hào)標(biāo)準(zhǔn)已經(jīng)越來(lái)越多，如PCIE2.0達(dá)到5Gbps，8Gbps的PCIE3.0標(biāo)準(zhǔn)也可能很快 就會(huì)推出；USB3.0達(dá)到5Gbps，SATAIII達(dá)到6Gbps等等。信號(hào)速率的進(jìn)一步提高對(duì)電路設(shè)計(jì)工程師也提出了更多嚴(yán)格的要求；

一個(gè)典型的硬件系統(tǒng)設(shè)計(jì)流程大概包括五個(gè)步驟：即總體方案設(shè)計(jì)：主要完成系統(tǒng)的功能框圖、原理圖設(shè)計(jì)：主要完成系統(tǒng)內(nèi)各功能模塊的詳細(xì)電氣連接圖、 PCB設(shè)計(jì)：主要完成系統(tǒng)內(nèi)各功能模塊的電氣連接圖、加工PCB版圖為尚無(wú)元器件的實(shí)際單板、最后焊接好元器件進(jìn)行功能信號(hào)等的調(diào)試和測(cè)試，如圖4所示。

在過(guò)去低速系統(tǒng)中，通常只在硬件系統(tǒng)設(shè)計(jì)流程的最后一步進(jìn)行測(cè)試驗(yàn)證來(lái)保證達(dá)到基本功能要求。而對(duì)于高速系統(tǒng)來(lái)說(shuō)，要求會(huì)大大不同，第一個(gè)不同是需要在設(shè) 計(jì)的更早階段就要進(jìn)行信號(hào)質(zhì)量的分析，通常在硬件系統(tǒng)設(shè)計(jì)流程的第三步即已經(jīng)完成PCB版圖設(shè)計(jì)但尚未投板之前就進(jìn)行嚴(yán)格的信號(hào)完整性分析；第二個(gè)不同是 不僅僅是需要滿足功能測(cè)試的要求，而且是每個(gè)高速信號(hào)在滿足要求之外還需要較大的余量，以確保高速信號(hào)乃至整個(gè)系統(tǒng)的高可靠性。對(duì)于5Gbps以上的信 號(hào)，還有個(gè)不同是有些標(biāo)準(zhǔn)中已經(jīng)明確提出需要對(duì)接收端的進(jìn)行容限測(cè)試，如USB3.0，而以往接收端測(cè)試只是選項(xiàng)測(cè)試。

三、典型的高速背板系統(tǒng)及其主要設(shè)計(jì)調(diào)試流程

下面我們以一個(gè)高速背板系統(tǒng)為例來(lái)說(shuō)明下高速系統(tǒng)的設(shè)計(jì)流程。如圖5所示為一個(gè)典型的由兩個(gè)線卡加上一塊高速背板構(gòu)成的高速信號(hào)傳輸系統(tǒng)。我們看到，圖最 下方的為帶有高速接插件的背板，通過(guò)接插件在左右各有兩個(gè)線卡(line card)插在背板上，左邊的線卡上有高速信號(hào)發(fā)送芯片，右邊的線卡上有高速信號(hào)接收芯片，如圖中紅色線所示，高速信號(hào)從左邊子卡上的發(fā)送端芯片發(fā)出，經(jīng) 過(guò)線卡上的傳輸線、接插件、背板上的走線、接插件、線卡上的傳輸線到達(dá)芯片接收端。子卡上的高速信號(hào)走線通常比較短，對(duì)信號(hào)的影響很??；背板上的走線都比 較長(zhǎng)，對(duì)信號(hào)影響最大，背板面積通常都比較大，生產(chǎn)成本也比較高，所以對(duì)于這樣一個(gè)系統(tǒng)來(lái)說(shuō)，背板設(shè)計(jì)的成敗將至關(guān)重要；這樣一個(gè)系統(tǒng)設(shè)計(jì)的主要挑戰(zhàn)在于 如何有效的解決背板傳輸線對(duì)信號(hào)質(zhì)量的影響（如阻抗不連續(xù)帶來(lái)的反射問(wèn)題、走線過(guò)長(zhǎng)帶來(lái)的信號(hào)幅度過(guò)度衰減問(wèn)題、高速信號(hào)的ISI問(wèn)題、板間連接處的阻抗 連續(xù)性問(wèn)題）。當(dāng)然選擇好芯片、接插件、PCB板材等也是很重要的因素。此類(lèi)問(wèn)題都可以通過(guò)仿真方法與測(cè)試方法相結(jié)合來(lái)更好的解決。

將上頁(yè)的高速背板系統(tǒng)作一個(gè)等效的模型，如圖6所示，由于線卡上走線較短，所以我們把發(fā)送端和接收端線卡簡(jiǎn)化，以發(fā)送端Transmitter和接收端 Receiver表示，通常發(fā)送端帶有預(yù)加重，接收端帶有均衡；背板上的長(zhǎng)傳輸線主要用于傳輸信號(hào)，通常稱為信道，即傳輸信號(hào)的通道，在SI類(lèi)的文獻(xiàn)中也 稱為互連，可以用S參數(shù)模型來(lái)等效其信道的響應(yīng)。S參數(shù)模型可以通過(guò)VNA測(cè)試或者電磁場(chǎng)、CAD等仿真軟件仿真得到。

對(duì)于當(dāng)今的高速系統(tǒng)設(shè)計(jì)來(lái)說(shuō)，需要在更多的設(shè)計(jì)環(huán)節(jié)進(jìn)行信號(hào)質(zhì)量控制，對(duì)于上述的典型高速背板系統(tǒng)來(lái)說(shuō)，一般有如下三個(gè)環(huán)節(jié)：(1)子卡、背板的PCB版 圖已經(jīng)完成（子卡指發(fā)送端子卡和接收端子卡）；(2)子卡已經(jīng)加工完成，背板的PCB版圖已經(jīng)完成但是尚未加工；(3)子卡和背板的PCB版圖已經(jīng)完成；

對(duì)于第一個(gè)環(huán)節(jié)，即子卡、背板的PCB版圖已經(jīng)完成，則主要是通過(guò)軟件仿真的方法。如使用HSPICE軟件將發(fā)送端和接收端芯片的HSPICE模型和背板 的S參數(shù)模型整合到一起進(jìn)行通道仿真。此一環(huán)節(jié)進(jìn)行分析的優(yōu)點(diǎn)是目前只有電路設(shè)計(jì)圖紙，還未做成實(shí)物，如果此階段發(fā)現(xiàn)問(wèn)題，則可以方便的修改調(diào)整設(shè)計(jì)，不 會(huì)造成大量成本損失；而且必將大大縮短產(chǎn)品研發(fā)周期，節(jié)省時(shí)間；缺點(diǎn)是需要芯片廠家提供精確的HSPICE模型（有時(shí)候得到這樣的精確模型比較困難）；仿 真軟件所使用的信號(hào)源為理想信號(hào)源，未考慮子卡上的實(shí)際情況如串?dāng)_、反射等等，而且目前的高速仿真軟件仿真速度比較慢，會(huì)大大影響調(diào)試效率。