內建式抖動測量技術（上）
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Proposed Technique
《圖六 傳統(tǒng)時間-數位轉換過程之示意圖》
在介紹我們所提出之測試方法前，先來探討傳統(tǒng)測試的問題。圖六為傳統(tǒng)時間-數位轉換的過程。當一時脈（SUT）發(fā)生抖動時，其邊緣會離開原本理想的位置，此時普遍的做法會將SUT延遲一個周期時間（SUTd）后去測量En和En+1邊緣之抖動程度。而測試方法就是將SUT送入delay chain中當作被取樣的資料，而SUTd則作為取樣時脈。當SUTd對經過不同延遲量之SUT做取樣后即會產生出溫度碼（thermal code）的數位資料，此輸出資料即代表不同時脈抖動量。
舉例來說，若目前delay chain為10級25-ps延遲量之延遲單元所組成，此時時脈周期對周期抖動量為10-ps，經取樣后會得到1000000000的數位碼；而若當抖動量為30-ps，則會產生1100000000。因此抖動量越大，數位碼中的1也就會越多。所以目前的技術皆是以此種想法來實現抖動量測試，而不同之處就是會利用許多電路技巧將延遲單元的延遲量縮小以提高測試解析度，如游標延遲線、內插…等。
但從上述說明即可得知，因為解析度和延遲單元之延遲量成反比，所以若不將延遲量設計得非常小，相對地就會產生測試誤差量。以前例來說，理想上當抖動量為0.1-ps和24.9-ps時所得到的數位碼皆為1000000000，其最大誤差量接近一個延遲時間。所以說若在高速低抖動的應用中，此測試誤差量將無法說服測試使用者。但假若利用電路上的技術縮短延遲時間減少誤差量，其還是會因制程限制有極限值存在，且通常會耗費較大的硬體面積。所以我們反向思考，不以時間-數位轉換器為出發(fā)點，而是以一簡單電路技術先放大周期對周期之抖動量，如此一來即可減少測試電路設計的困難度并提升測試解析度。
《圖七 抖動量放大之概念圖》
以圖七為例，若延遲單元的延遲時間為τd，則代表在無任何輔助電路下其最佳解析度即為τd。但以所提出的觀點來看，若此時先將輸入抖動量放大A倍送入delay chain中，效果就如同將延遲時間縮短來增加測試解析度，也代表此時整個架構最佳解析度便可等效成”τd/A”。
舉例來說，于0.13-um制程中最小閘延遲時間為25-ps，所以采用傳統(tǒng)作法大約只能量測到的抖動量為25-ps；但是若在抖動量轉換成數位碼前先將其放大25倍，則最佳解析度即提升至1-ps（25-ps/25）。除此之外，隨著抖動放大倍率A大于τd后，因延遲單元的延遲時間小于1-ps（τd/A<1），所以此時將可針對sub-pico-second等級之抖動量作測試。
因此本抖動測試概念就是藉由放大輸入時脈周期對周期之抖動量，進而補足時間-數位轉換電路的不足，且更進一步提升測試解析度，以讓此測試系統(tǒng)操作于高速低抖動量的系統(tǒng)具有極佳準確度。圖八即為運用所提出之抖動放大原理所實現的內建時脈抖動量之測試架構。
《圖八 所提出之內建時脈抖動量測試架構》
其包含了脈波吞噬電路（Pulse Remover；PR）、抖動放大電路（Jitter Amplifier；JA）、相位選擇電路（Phase Selector；PS）、時間-輸位轉換電路（Time-to-Digital Converter；TDC）與同步電路（synchronizer）。其中PR和JA之組合是用來將輸入抖動量做線性放大；而TDC的功用則可把抖動量化成數位碼；另外同步電路會將所有的輸出數位碼作同步以利后續(xù)軟體或硬體之分析。但在此輸出只看的出周期對周期間之抖動量，并無法判斷目前邊緣間的關系（即相位）。
因此于TDC前插入一PS[6]，其用于判斷目前相位關系并決定ΦA與ΦB進入TDC前誰當作資料而誰當作取樣時脈。若ΦA領前ΦB，則D6為Hi、ΦA’=ΦA、Φ’=ΦB、屬于正向抖動；反之若ΦB領前ΦA，則D6為Low、ΦA’=ΦB、ΦB’=ΦA、屬于反向抖動。利用此位元之結果將可更明確判斷抖動之型態(tài)。接下來我們就針對各主要電路做進一部的介紹。（待續(xù)）
（本文轉載自工研院系統(tǒng)晶片科技中心技術期刊第8期。本文作者李瑜和鄭乃禛為工研院系統(tǒng)晶片科技中心設計自動化技術組電路設計部副工程師；陳繼展為設計流程開發(fā)部經理）
參考文獻：
[1]S. Sunter et al, “BIST for Phase-Locked Loops in Digital Applications,” IEEE Int. Test Conf., pp. 532-540, Sept. 1999.
[2]http://www.credence.com.
[3]P. Dudek et al, “A High-Resolution CMOS Time-to-Digital Converter Utilizing a Vernier Delay Line,” IEEE J. Solid-State Circuits, vol. 35, pp. 240-247, Feb. 2000.
[4]H. Lin et al, “CMOS Built-in Test Architecture for High-Speed Jitter Measurement,” IEEE Int. Test Conf., pp. 67-76. Oct. 2003,
[5]A. H. Chan et al, “A Synthesizable, Fast and High-Resolution Timing Measurement Device Using a Component-Invariant Vernier Delay Line,” IEEE Int. Test Conf., pp. 858-867, Oct. 2001.
[6]Chin-Cheng Tsai et al, “An On-Chip Jitter Measurement Circuit for the PLL,” IEEE Asian Test Symposium Conf., pp. 1-4, 2003.
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