Layout設計良好接地指導原則

　　接地無疑是系統(tǒng)設計中最為棘手的問題之一。盡管它的概念相對比較簡單，實施起來卻很復雜，遺憾的是，它沒有一個簡明扼要可以用詳細步驟描述的方法來保證取得良好效果，但如果在某些細節(jié)上處理不當，可能會導致令人頭痛的問題。

　　對于線性系統(tǒng)而言，"地"是信號的基準點。遺憾的是，在單極性電源系統(tǒng)中，它還成為電源電流的回路。接地策略應用不當，可能嚴重損害高精度線性系統(tǒng)的性能。

　　對于所有模擬設計而言，接地都是一個不容忽視的問題，而在基于PCB的電路中，適當實施接地也具有同等重要的意義。幸運的是，某些高質量接地原理，特別是接地層的使用，對于PCB環(huán)境是固有不變的。由于這一因素是基于PCB的模擬設計的顯著優(yōu)勢之一，我們將在本文中對其進行重點討論。

　　我們必須對接地的其他一些方面進行管理，包括控制可能導致性能降低的雜散接地和信號返回電壓。這些電壓可能是由于外部信號耦合、公共電流導致的，或者只是由于接地導線中的過度IR壓降導致的。適當?shù)夭季€、布線的尺寸，以及差分信號處理和接地隔離技術，使得我們能夠控制此類寄生電壓。

　　我們將要討論的一個重要主題是適用于模擬/數(shù)字混合信號環(huán)境的接地技術。事實上，高質量接地這個問題可以—也必然—影響到混合信號PCB設計的整個布局原則。

　　目前的信號處理系統(tǒng)一般需要混合信號器件，例如模數(shù)轉換器(ADC)、數(shù)模轉換器(DAC)和快速數(shù)字信號處理器(DSP)。由于需要處理寬動態(tài)范圍的模擬信號，因此必須使用高性能ADC和DAC。在惡劣的數(shù)字環(huán)境內，能否保持寬動態(tài)范圍和低噪聲與采用良好的高速電路設計技術密切相關，包括適當?shù)男盘柌季€、去耦和接地。

　　過去，一般認為"高精度、低速"電路與所謂的"高速"電路有所不同。對于ADC和DAC，采樣(或更新)頻率一般用作區(qū)分速度標準。不過，以下兩個示例顯示，實際操作中，目前大多數(shù)信號處理IC真正實現(xiàn)了"高速"，因此必須作為此類器件來對待，才能保持高性能。DSP、ADC和DAC均是如此。

　　所有適合信號處理應用的采樣ADC(內置采樣保持電路的ADC)均采用具有快速上升和下降時間(一般為數(shù)納秒)的高速時鐘工作，即使呑吐量看似較低也必須視為高速器件。例如，中速12位逐次逼近型(SAR) ADC可采用10 MHz內部時鐘工作，而采樣速率僅為500 kSPS。

　　Σ-Δ型ADC具有高過采樣比，因此還需要高速時鐘。即使是高分辨率的所謂"低頻"工業(yè)測量ADC(例如AD77xx-系列)吞吐速率達到10 Hz至7.5 kHz，也采用5 MHz或更高時鐘頻率工作，并且提供高達24位的分辨率。

　　更復雜的是，混合信號IC具有模擬和數(shù)字兩種端口，因此如何使用適當?shù)慕拥丶夹g就顯示更加錯綜復雜。此外，某些混合信號IC具有相對較低的數(shù)字電流，而另一些具有高數(shù)字電流。很多情況下，這兩種類型的IC需要不同的處理，以實現(xiàn)最佳接地。

　　數(shù)字和模擬設計工程師傾向于從不同角度考察混合信號器件，本文旨在說明適用于大多數(shù)混合信號器件的一般接地原則，而不必了解內部電路的具體細節(jié)。

　　通過以上內容，顯然接地問題沒有一本快速手冊。遺憾的是，我們并不能提供可以保證接地成功的技術列表。我們只能說忽視一些事情，可能會導致一些問題。在某一個頻率范圍內行之有效的方法，在另一個頻率范圍內可能行不通。另外還有一些相互沖突的要求。處理接地問題的關鍵在于理解電流的流動方式。

　　星型接地

　　"星型"接地的理論基礎是電路中總有一個點是所有電壓的參考點，稱為"星型接地"點。我們可以通過一個形象的比喻更好地加以理解—多條導線從一個共同接地點呈輻射狀擴展，類似一顆星。星型點并不一定在外表上類似一顆星—它可能是接地層上的一個點—但星型接地系統(tǒng)上的一個關鍵特性是：所有電壓都是相對于接地網(wǎng)上的某個特定點測量的，而不是相對于一個不確定的"地"(無論我們在何處放置探頭)。

　　雖然在理論上非常合理，但星型接地原理卻很難在實際中實施。舉例來說，如果系統(tǒng)采用星型接地設計，而且繪制的所有信號路徑都能使信號間的干擾最小并可盡量避免高阻抗信號或接地路徑的影響，實施問題便隨之而來。在電路圖中加入電源時，電源就會增加不良的接地路徑，或者流入現(xiàn)有接地路徑的電源電流相當大和/或具有高噪聲，從而破壞信號傳輸。為電路的不同部分單獨提供電源(因而具有單獨的接地回路)通?？梢员苊膺@個問題。例如，在混合信號應用中，通常要將模擬電源和數(shù)字電源分開，同時將在星型點處相連的模擬地和數(shù)字地分開。

　　單獨的模擬地和數(shù)字地

　　事實上，數(shù)字電路具有噪聲。飽和邏輯(例如TTL和CMOS)在開關過程中會短暫地從電源吸入大電流。但由于邏輯級的抗擾度可達數(shù)百毫伏以上，因而通常對電源去耦的要求不高。相反，模擬電路非常容易受噪聲影響—包括在電源軌和接地軌上—因此，為了防止數(shù)字噪聲影響模擬性能，應該把模擬電路和數(shù)字電路分開。這種分離涉及到接地回路和電源軌的分開，對混合信號系統(tǒng)而言可能比較麻煩。

　　然而，如果高精度混合信號系統(tǒng)要充分發(fā)揮性能，則必須具有單獨的模擬地和數(shù)字地以及單獨電源，這一點至關重要。事實上，雖然有些模擬電路采用+5 V單電源供電運行，但并不意味著該電路可以與微處理器、動態(tài)RAM、電扇或其他高電流設備共用相同+5 V高噪聲電源。模擬部分必須使用此類電源以最高性能運行，而不只是保持運行。這一差別必然要求我們對電源軌和接地接口給予高度注意。

　　請注意，系統(tǒng)中的模擬地和數(shù)字地必須在某個點相連，以便讓信號都參考相同的電位。這個星點(也稱為模擬/數(shù)字公共點)要精心選擇，確保數(shù)字電流不會流入系統(tǒng)模擬部分的地。在電源處設置公共點通常比較便利。

　　許多ADC和DAC都有單獨的"模擬地"(AGND)和"數(shù)字地"(DGND)引腳。在設備數(shù)據(jù)手冊上，通常建議用戶在器件封裝處將這些引腳連在一起。這點似乎與要求在電源處連接模擬地和數(shù)字地的建議相沖突;如果系統(tǒng)具有多個轉換器，這點似乎與要求在單點處連接模擬地和數(shù)字地的建議相沖突。

　　其實并不存在沖突。這些引腳的"模擬地"和"數(shù)字地"標記是指引腳所連接到的轉換器內部部分，而不是引腳必須連接到的系統(tǒng)地。對于ADC，這兩個引腳通常應該連在一起，然后連接到系統(tǒng)的模擬地。由于轉換器的模擬部分無法耐受數(shù)字電流經(jīng)由焊線流至芯片時產(chǎn)生的壓降，因此無法在IC封裝內部將二者連接起來。但它們可以在外部連在一起。

　　圖1顯示了ADC的接地連接這一概念。這樣的引腳接法會在一定程度上降低轉換器的數(shù)字噪聲抗擾度，降幅等于系統(tǒng)數(shù)字地和模擬地之間的共模噪聲量。但是，由于數(shù)字噪聲抗擾度經(jīng)常在數(shù)百或數(shù)千毫伏水平，因此一般不太可能有問題。

　　模擬噪聲抗擾度只會因轉換器本身的外部數(shù)字電流流入模擬地而降低。這些電流應該保持很小，通過確保轉換器輸出沒有高負載，可以最大程度地減小電流。實現(xiàn)這一目標的好方法是在ADC輸出端使用低輸入電流緩沖器，例如CMOS緩沖器-寄存器IC。

　　圖1. 數(shù)據(jù)轉換器的模擬地(AGND)和數(shù)字地(DGND)引腳應返回到系統(tǒng) 模擬地。

　　如果轉換器的邏輯電源利用一個小電阻隔離，并且通過0.1 μF (100 nF)電容去耦到模擬地，則轉換器的所有快速邊沿數(shù)字電流都將通過該電容流回地，而不會出現(xiàn)在外部地電路中。如果保持低阻抗模擬地，而能夠充分保證模擬性能，那么外部數(shù)字地電流所產(chǎn)生的額外噪聲基本上不會構成問題。

　　接地層

　　接地層的使用與上文討論的星型接地系統(tǒng)相關。為了實施接地層，雙面PCB(或多層PCB的一層)的一面由連續(xù)銅制造，而且用作地。其理論基礎是大量金屬具有可能最低的電阻。由于使用大型扁平導體，它也具有可能最低的電感。因而，它提供了最佳導電性能，包括最大程度地降低導電平面之間的雜散接地差異電壓。

　　請注意，接地層概念還可以延伸，包括 電壓層。電壓層提供類似于接地層的優(yōu)勢—極低阻抗的導體—但只用于一個(或多個)系統(tǒng)電源電壓。因此，系統(tǒng)可能具有多個電壓層以及接地層。

　　雖然接地層可以解決很多地阻抗問題，但它們并非靈丹妙藥。即使是一片連續(xù)的銅箔，也會有殘留電阻和電感;在特定情況下，這些就足以妨礙電路正常工作。設計人員應該注意不要在接地層注入很高電流，因為這樣可能產(chǎn)生壓降，從而干擾敏感電路。

　　保持低阻抗大面積接地層對目前所有模擬電路都很重要。接地層不僅用作去耦高頻電流(源于快速數(shù)字邏輯)的低阻抗返回路徑，還能將EMI/RFI輻射降至最低。由于接地層的屏蔽作用，電路受外部EMI/RFI的影響也會降低。

　　接地層還允許使用傳輸線路技術(微帶線或帶狀線)傳輸高速數(shù)字或模擬信號，此類技術需要可控阻抗。

　　由于"總線(bus wire)"在大多數(shù)邏輯轉換等效頻率下具有阻抗，將其用作"地"完全不能接受。例如，#22標準導線具有約20 nH/in的電感。由邏輯信號產(chǎn)生的壓擺率為10 mA/ns的瞬態(tài)電流，流經(jīng)1英寸該導線時將形成200 mV的無用壓降：

　　對于具有2 V峰峰值范圍的信號，此壓降會轉化為大約200 mV或10%的誤差(大約"3.5位精度")。即使在全數(shù)字電路中，該誤差也會大幅降低邏輯噪聲裕量。

　　如果轉換器的邏輯電源利用一個小電阻隔離，并且通過0.1 μF (100 nF)電容去耦到模擬地，則轉換器的所有快速邊沿數(shù)字電流都將通過該電容流回地，而不會出現(xiàn)在外部地電路中。如果保持低阻抗模擬地，而能夠充分保證模擬性能，那么外部數(shù)字地電流所產(chǎn)生的額外噪聲基本上不會構成問題。

　　圖2. 流入模擬返回路徑的數(shù)字電流產(chǎn)生誤差電壓。

　　圖2顯示數(shù)字返回電流調制模擬返回電流的情況(頂圖)。接地返回導線電感和電阻由模擬和數(shù)字電路共享，這會造成相互影響，最終產(chǎn)生誤差。一個可能的解決方案是讓數(shù)字返回電流路徑直接流向GND REF，如底圖所示。這顯示了"星型"或單點接地系統(tǒng)的基本概念。在包含多個高頻返回路徑的系統(tǒng)中很難實現(xiàn)真正的單點接地。因為各返回電流導線的物理長度將引入寄生電阻和電感，所以獲得低阻抗高頻接地就很困難。實際操作中，電流回路必須由大面積接地層組成，以便獲取高頻電流下的低阻抗。如果無低阻抗接地層，則幾乎不可能避免上述共享阻抗，特別是在高頻下。

　　所有集成電路接地引腳應直接焊接到低阻抗接地層，從而將串聯(lián)電感和電阻降至最低。對于高速器件，不推薦使用傳統(tǒng)IC插槽。即使是"小尺寸"插槽，額外電感和電容也可能引入無用的共享路徑，從而破壞器件性能。如果插槽必須配合DIP封裝使用，例如在制作原型時，個別"引腳插槽"或"籠式插座"是可以接受的。以上引腳插槽提供封蓋和無封蓋兩種版本。由于使用彈簧加載金觸點，確保了IC引腳具有良好的電氣和機械連接。不過，反復插拔可能降低其性能。

　　應使用低電感、表面貼裝陶瓷電容，將電源引腳直接去耦至接地層。如果必須使用通孔式陶瓷電容，則它們的引腳長度應該小于1 mm。陶瓷電容應盡量靠近IC電源引腳。噪聲過濾還可能需要鐵氧體磁珠。

　　這樣的話，可以說"地"越多越好嗎?接地層能解決許多地阻抗問題，但并不能全部解決。即使是一片連續(xù)的銅箔，也會有殘留電阻和電感;在特定情況下，這些就足以妨礙電路正常工作。圖3說明了這個問題，并給出了解決方法。

　　圖3. 割裂接地層可以改變電流流向，從而提高精度。

　　由于實際機械設計的原因，電源輸入連接器在電路板的一端，而需要靠近散熱器的電源輸出部分則在另一端。電路板具有100 mm寬的接地層，還有電流為15 A的功率放大器。如果接地層厚0.038 mm，15 A的電流流過時會產(chǎn)生68 μV/mm的壓降。對于任何共用該PCB且以地為參考的精密模擬電路，這種壓降都會引起嚴重問題?？梢愿盍呀拥貙?，讓大電流不流入精密電路區(qū)域，而迫使它環(huán)繞割裂位置流動。這樣可以防止接地問題(在這種情況下確實存在)，不過該電流流過的接地層部分中電壓梯度會提高。

　　在多個接地層系統(tǒng)中，請務必避免覆蓋接地層，特別是模擬層和數(shù)字層。該問題將導致從一個層(可能是數(shù)字地)到另一個層的容性耦合。要記住，電容是由兩個導體(兩個接地層)組成的，中間用絕緣體(PC板材料)隔離。