采用Verilog的數(shù)字跑表設計及實驗

實例的內(nèi)容及目標

1．實例的主要內(nèi)容

本節(jié)通過Verilog HDL語言編寫一個具有“百分秒、秒、分”計時功能的數(shù)字跑表，可以實現(xiàn)一個小時以內(nèi)精確至百分之一秒的計時。

數(shù)字跑表的顯示可以通過編寫數(shù)碼管顯示程序來實現(xiàn)，本實例只給出數(shù)字跑表的實現(xiàn)過程。讀者還可以通過增加小時的計時功能，實現(xiàn)完整的跑表功能。

2．實例目標

本實例主要實現(xiàn)了計數(shù)及進位的設計，通過幾個always模塊的設計實現(xiàn)一個特定用途的模塊——數(shù)字跑表。通過本實例，讀者應達到下面的一些實例目標。
• 初步掌握Verilog語言的設計方法。
• 完成一個數(shù)字跑表的設計。

原理簡介

本數(shù)字跑表首先要從最低位的百分秒計數(shù)器開始，按照系統(tǒng)時鐘進行計數(shù)。計數(shù)至100后向秒計數(shù)器進位，秒計數(shù)器以百分秒計數(shù)器的進位位為時鐘進行計數(shù)。計數(shù)至60后向分計數(shù)器進位，分計數(shù)器以秒計數(shù)器的進位位為時鐘進行計數(shù)，讀者可以自行增加小時計數(shù)器。

數(shù)字跑表巧妙地運用進位位作為計數(shù)時鐘來減少計數(shù)的位數(shù)。如果統(tǒng)一使用系統(tǒng)時鐘作為計數(shù)時鐘，那秒計數(shù)器將是一個6000進制的計數(shù)器，而分計數(shù)器將是一個3600000進制的計數(shù)器。這樣將極大的浪費FPGA的邏輯資源。而使用進位位作為計數(shù)時鐘，只需要一個100進制的計數(shù)器和兩個60進制的計數(shù)器。

如圖是本實例的數(shù)字跑表模塊圖。

在實際的設計中，為了使計數(shù)器更加簡單，計數(shù)器使用高低位兩個計數(shù)器實現(xiàn)。100進制計數(shù)器分別是高位10進制計數(shù)器，低位10進制計數(shù)器；60進制計數(shù)分別是高位6進制計數(shù)器，低位10進制計數(shù)器。這樣整個數(shù)字跑表使用6個計數(shù)器實現(xiàn)。

同時由于10進制計數(shù)器重復使用了5次，可以使用獨立的模塊實現(xiàn)10進制計數(shù)器，這樣就可以通過模塊復用來節(jié)省整個模塊使用的資源。

數(shù)字跑表提供了清零位CLR和暫停位PAUSE，百分秒的時鐘信號可以通過系統(tǒng)時鐘分頻提供。分頻至1/100s，即可實現(xiàn)真實的時間計數(shù)。詳細的時鐘分頻設計讀者可參考相關的資料實現(xiàn)，在本實例中不再提供。