Verilog主要能力

下面列出的是 Verilog 硬件描述語言的主要能力：

* 基本邏輯門，例如 and 、 or 和 nand 等都內(nèi)置在語言中。

* 用戶定義原語（ UDP ）創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯原語，也可以是時(shí)序邏輯原語。

* 開關(guān)級基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等也被內(nèi)置在語言中。

* 提供顯式語言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查。

* 可采用三種不同方式或混合方式對設(shè)計(jì)建模。這些方式包括：行為描述方式 — 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式 — 使用門和模塊實(shí)例語句描述建模。

* Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。

* 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。

* 設(shè)計(jì)的規(guī)模可以是任意的；語言不對設(shè)計(jì)的規(guī)模（大小）施加任何限制。

* Verilog HDL 不再是某些公司的專有語言而是 IEEE 標(biāo)準(zhǔn)。

* 人和機(jī)器都可閱讀 Verilog 語言，因此它可作為 EDA 的工具和設(shè)計(jì)者之間的交互語言。

* Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ PLI ）機(jī)制進(jìn)一步擴(kuò)展。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例程集合。

* 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級、門級、寄存器傳送級（ RTL ）到算法級，包括進(jìn)程和隊(duì)列級。

* 能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計(jì)完整建模。

* 同一語言可用于生成模擬激勵(lì)和指定測試的驗(yàn)證約束條件，例如輸入值的指定。

* Verilog HDL 能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過程中設(shè)計(jì)的值能夠被監(jiān)控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。

* 在行為級描述中， Verilog HDL 不僅能夠在 RTL 級上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級描述及其算法級行為上進(jìn)行設(shè)計(jì)描述。

* 能夠使用門和模塊實(shí)例化語句在結(jié)構(gòu)級進(jìn)行結(jié)構(gòu)描述。

* Verilog HDL 的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。

* Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如 （按位與）和 | （按位或）。

* 對高級編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。

* 可以顯式地對并發(fā)和定時(shí)進(jìn)行建模。

* 提供強(qiáng)有力的文件讀寫能力。

* 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒有定義。