新聞中心

Verilog HDL和VHDL的比較

作者: 時(shí)間:2017-06-06 來(lái)源:網(wǎng)絡(luò) 收藏

這兩種語(yǔ)言都是用于數(shù)字電子系統(tǒng)設(shè)計(jì)的硬件描述語(yǔ)言,而且都已經(jīng)是 IEEE 的標(biāo)準(zhǔn)。 1987 年成為標(biāo)準(zhǔn),而 是 1995 年才成為標(biāo)準(zhǔn)的。這個(gè)是因?yàn)? 是美國(guó)軍方組織開發(fā)的,而 是一個(gè)公司的私有財(cái)產(chǎn)轉(zhuǎn)化而來(lái)的。為什么 能成為 IEEE 標(biāo)準(zhǔn)呢?它一定有其優(yōu)越性才行,所以說(shuō) Verilog 有更強(qiáng)的生命力。

本文引用地址:http://m.butianyuan.cn/article/201706/349536.htm


這兩者有其共同的特點(diǎn):
1. 能形式化地抽象表示電路的行為和結(jié)構(gòu);
2. 支持邏輯設(shè)計(jì)中層次與范圍地描述;
3. 可借用高級(jí)語(yǔ)言地精巧結(jié)構(gòu)來(lái)簡(jiǎn)化電路行為和結(jié)構(gòu);具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性;
4. 支持電路描述由高層到低層的綜合轉(zhuǎn)換;
5. 硬件描述和實(shí)現(xiàn)工藝無(wú)關(guān);
6. 便于文檔管理;
7. 易于理解和設(shè)計(jì)重用


但是兩者也各有特點(diǎn)。 Verilog 推出已經(jīng)有 20 年了,擁有廣泛的設(shè)計(jì)群體,成熟的資源也比 豐富。 Verilog 更大的一個(gè)優(yōu)勢(shì)是:它非常容易掌握,只要有 C 語(yǔ)言的編程基礎(chǔ),通過(guò)比較短的時(shí)間,經(jīng)過(guò)一些實(shí)際的操作,可以在 2 ~ 3 個(gè)月內(nèi)掌握這種設(shè)計(jì)技術(shù)。而 VHDL 設(shè)計(jì)相對(duì)要難一點(diǎn),這個(gè)是因?yàn)?VHDL 不是很直觀,需要有 Ada 編程基礎(chǔ),一般認(rèn)為至少要半年以上的專業(yè)培訓(xùn)才能掌握。


目前版本的 Verilog HDL 和 VHDL 在行為級(jí)抽象建模的覆蓋面范圍方面有所不同。一般認(rèn)為 Verilog 在系統(tǒng)級(jí)抽象方面要比 VHDL 略差一些,而在門級(jí)開關(guān)電路描述方面要強(qiáng)的多。


近 10 年來(lái), EDA 界一直在對(duì)數(shù)字邏輯設(shè)計(jì)中究竟用哪一種硬件描述語(yǔ)言爭(zhēng)論不休,目前在美國(guó),高層次數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域中,應(yīng)用 Verilog 和 VHDL 的比率是 80 %和 20 %;日本和臺(tái)灣和美國(guó)差不多;而在歐洲 VHDL 發(fā)展的比較好。在中國(guó)很多集成電路設(shè)計(jì)公司都采用 Verilog ,但 VHDL 也有一定的市場(chǎng)。



關(guān)鍵詞: Verilog VHDL HDL

評(píng)論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉