PLL和DLL：都是鎖相環(huán)，區(qū)別在哪里？

一般在altera公司的產(chǎn)品上出現(xiàn)PLL的多，而xilinux公司的產(chǎn)品則更多的是DLL，開(kāi)始本人也以為是兩個(gè)公司的不同說(shuō)法而已，后來(lái)在論壇上見(jiàn)到有人在問(wèn)兩者的不同，細(xì)看下，原來(lái)真是兩個(gè)不一樣的家伙。DLL是基于數(shù)字抽樣方式，在輸入時(shí)鐘和反饋時(shí)鐘之間插入延遲，使輸入時(shí)鐘和反饋時(shí)鐘的上升沿一致來(lái)實(shí)現(xiàn)的。又稱(chēng)數(shù)字鎖相環(huán)。

PLL使用了電壓控制延遲，用VCO來(lái)實(shí)現(xiàn)和DLL中類(lèi)試的延遲功能。又稱(chēng)模擬鎖相環(huán)。功能上都可以實(shí)現(xiàn)倍頻、分頻、占空比調(diào)整，但是PLL調(diào)節(jié)范圍更大，比如說(shuō)：XILINX使用DLL，只能夠2、4倍頻；ALTERA的PLL可以實(shí)現(xiàn)的倍頻范圍就更大畢竟一個(gè)是模擬的、一個(gè)是數(shù)字的。兩者之間的對(duì)比：對(duì)于PLL，用的晶振存在不穩(wěn)定性，而且會(huì)累加相位錯(cuò)誤，而DLL在這點(diǎn)上做的好一些，抗噪聲的能力強(qiáng)些；但PLL在時(shí)鐘的綜合方面做得更好些。總的來(lái)說(shuō)PLL的應(yīng)用多,DLL則在jitter power precision等方面優(yōu)于PLL。

目前大多數(shù)FPGA廠商都在FPGA內(nèi)部集成了硬的DLL（Delay-Locked Loop）或者PLL（Phase-Locked Loop），用以完成時(shí)鐘的高精度、低抖動(dòng)的倍頻、分頻、占空比調(diào)整移相等。目前高端FPGA產(chǎn)品集成的DLL和PLL資源越來(lái)越豐富，功能越來(lái)越復(fù)雜，精度越來(lái)越高（一般在ps的數(shù)量級(jí)）。Xilinx芯片主要集成的是DLL，而Altera芯片集成的是PLL。Xilinx芯片DLL的模塊名稱(chēng)為CLKDLL，在高端FPGA中，CLKDLL的增強(qiáng)型模塊為DCM（Digital Clock Manager）。

Altera芯片的PLL模塊也分為增強(qiáng)型PLL（Enhanced PLL）和高速（Fast PLL）等。這些時(shí)鐘模塊的生成和配置方法一般分為兩種，一種是在HDL代碼和原理圖中直接實(shí)例化，另一種方法是在IP核生成器中配置相關(guān)參數(shù)，自動(dòng)生成IP。Xilinx的IP核生成器叫Core Generator，另外在Xilinx ISE 5.x版本中通過(guò)Archetecture Wizard生成DCM模塊。Altera的IP核生成器叫做MegaWizard。另外可以通過(guò)在綜合、實(shí)現(xiàn)步驟的約束文件中編寫(xiě)約束屬性完成時(shí)鐘模塊的約束。