基于Virtex系列FPGA的可編程嵌入式信號處理背板的開發(fā)設(shè)計

3 基于Virtex系列FPGA的可編程嵌入式信號處理背板的調(diào)試

在信號處理背板制作完成之后，我們對背板進行了調(diào)試，并開發(fā)了一些背板專用配置程序。

在調(diào)試過程中我們使用了WhiteMount公司的CodeComposerDSP開發(fā)調(diào)試軟件和Xilinx公司的Foundation2.1IFPGACPLD開發(fā)調(diào)試軟件。為全面驗證我們預(yù)期的設(shè)計效果，調(diào)試按以下過程進行：

(1)利用Foundation2.1I通過X_Checker接口向FPGA下載測試配置，F(xiàn)PGA響應(yīng)結(jié)果正確。

(2)利用CodeComposer通過JTAG電纜對DSP內(nèi)部RAM和外部SRAM進行測試，測試表明硬件設(shè)計正確。

(3)利用Foundation2.1I通過標準JTAG電纜對XC9536下載測試配置，CPLD響應(yīng)結(jié)果正確。

(4)利用Foundation2.1I通過標準JTAG電纜對XC9536下載自行設(shè)計的FPGA專用配置，利用CodeComposer通過JTAG電纜對DSP加載專用配置程序，使得DSP完成對Flash燒錄FPGA配置數(shù)據(jù)和DSP的Bootloader數(shù)據(jù)。

(5)脫離開發(fā)系統(tǒng)，背板上電通過Flash內(nèi)的配置數(shù)據(jù)自行FPGA配置和DSP的Bootloader運行結(jié)果正確。

4 應(yīng)用設(shè)計實例

為進一步驗證背板的通用性，我們根據(jù)實際課題需求，在背板上開發(fā)了兩個應(yīng)用設(shè)計實例。一個是320MHz32bit高速計數(shù)器。我們在以前開發(fā)的200MHz高速計數(shù)器的基礎(chǔ)上，基于多路均勻相差時鐘信號在TOA時刻進行邏輯譯碼獲得高速計數(shù)效果的原理，通過外部40MHz輸入時鐘，利用VirtexFPGA內(nèi)部DDL電路產(chǎn)生4路相差90°的80MHz信號，形成320MHz32bit高速計數(shù)器，使得時間測量精度達到3ns左右。該設(shè)計可用于高精度TOA、PW、RF等參數(shù)的測量。

另一個是基于內(nèi)容可尋址存儲器(CAM)的關(guān)聯(lián)比較器。我們在充分分析Xlinx提供的CAM_Core設(shè)計的基礎(chǔ)上，自行設(shè)計了一種基于CAM的可編程關(guān)聯(lián)比較器。該比較器采用中值比較法，可通過控制線控制比較范圍，并設(shè)計了一種專門對付捷變參數(shù)的多值比較邏輯。我們利用XCV200PQ240實現(xiàn)了上述設(shè)計，通過測試母板上的UART從控制臺微機上接收模擬輻射源數(shù)據(jù)。測試結(jié)果表明，在輻射源參數(shù)空間重疊不太嚴重的情況下，該設(shè)計可同時處理80個以上的裝定輻射源參數(shù)(128bitPDW可包含捷變參數(shù))，且能達到較好的分選效果，可見它在偵察信號處理領(lǐng)域的應(yīng)用前景是非常廣闊的。