去耦電容的選擇、容值計(jì)算和布局布線

有源器件在開關(guān)時(shí)產(chǎn)生的高頻開關(guān)噪聲將沿著電源線傳播。去耦電容的主要功能就是提供一個(gè)局部的直流電源給有源器件，以減少開關(guān)噪聲在板上的傳播，和將噪聲引導(dǎo)到地。

去耦電容的容值計(jì)算

去耦的初衷是：不論IC對電流波動(dòng)的規(guī)定和要求如何都要使電壓限值維持在規(guī)定的允許誤差范圍之內(nèi)。

使用表達(dá)式：CSU=ISt

由此可計(jì)算出一個(gè)IC所要求的去耦電容的電容量C。

SU是實(shí)際電源總線電壓所允許的降低，單位為V。

I是以A(安培)為單位的最大要求電流;

ST是這個(gè)要求所維持的時(shí)間。

去耦電容容值計(jì)算方法：推薦使用遠(yuǎn)大于1/m乘以等效開路電容的電容值。

此處m是在IC的電源插針上所允許的電源總線電壓變化的最大百分?jǐn)?shù)，一般IC的數(shù)據(jù)手冊都會(huì)給出具體的參數(shù)值。

等效開路電容定義為：C=P/(fU^2)

式中：

P——IC所耗散的總瓦數(shù);

U——IC的最大DC供電電壓;

f——IC的時(shí)鐘頻率。

一旦決定了等效開關(guān)電容，再用遠(yuǎn)大于1/m的值與它相乘來找出IC所要求的總?cè)ヱ铍娙葜?。然后還要把結(jié)果再與連接到相同電源總線電源插針的總數(shù)相除，最后求得安裝在每個(gè)連接到電源總線的所有電源插針附近的電容值。

去耦電容選擇不同容值組合的原因：

在去耦電容的設(shè)計(jì)上，通常采用幾個(gè)不同容值(通常相差二到三個(gè)數(shù)量級，如0.1uF與10uF)，基本的出發(fā)點(diǎn)是分散串聯(lián)諧振以獲得一個(gè)較寬頻率范圍內(nèi)的較低阻抗。

電容諧振頻率的解釋：

由于焊盤和引腳的原因，每個(gè)電容都存在等效串聯(lián)電感(ESL)，因此自身會(huì)形成一個(gè)串聯(lián)諧振電路，LC串聯(lián)諧振電路存在一個(gè)諧振頻率，隨著電力的頻率不同，電容的特性也隨之變化，在工作頻率低于諧振頻率時(shí)，電容總體呈容性，在工作頻率高于諧振頻率時(shí)，電容總體呈感性，此時(shí)去耦電容就失去了去耦的效果，如下圖所示。因此，要提高串聯(lián)諧振頻率，就要盡可能降低電容的等效串聯(lián)電感。

電容的容值選擇一般取決于電容的諧振頻率。

不同封裝的電容有不同的諧振頻率，下表列出了不同容值不同封裝的電容的諧振頻率：

需要注意的是數(shù)字電路的去耦，低的ESR值比諧振頻率更為重要，因?yàn)榈偷腅SR值可以提供更低阻抗的到地通路，這樣當(dāng)超過諧振頻率的電容呈現(xiàn)感性時(shí)仍能提供足夠的去耦能力。

降低去耦電容ESL的方法：

去耦電容的ESL是由于內(nèi)部流動(dòng)的電流引起的，使用多個(gè)去耦電容并聯(lián)的方式可以降低電容的ESL影響，而且將兩個(gè)去耦電容以相反走向放置在一起，從而使它們的內(nèi)部電流引起的磁通量相互抵消，能進(jìn)一步降低ESL。(此方法適用于任何數(shù)目的去耦電容，注意不要侵犯DELL公司的專利)

IC去耦電容的數(shù)目選擇

在設(shè)計(jì)原理圖的時(shí)候，經(jīng)常遇到的問題是為芯片的電源引腳設(shè)計(jì)去耦電容，上面已經(jīng)介紹了去耦電容的容值選擇，但是數(shù)目選擇怎么確定呢?理論上是每個(gè)電源引腳最好分配一個(gè)去耦電容，但是在實(shí)際情況中，卻經(jīng)?？吹饺ヱ铍娙莸臄?shù)目要少于電源引腳數(shù)目的情況，如freescale提供的iMX233的PDK原理圖中，內(nèi)存SDRAM有15個(gè)電源引腳，但是去耦電容的數(shù)目是10個(gè)。

去耦電容數(shù)目選擇依據(jù)：

在布局空間允許的情況下，最好做到一個(gè)電源引腳分配一個(gè)去耦電容，但是在空間不足的時(shí)候，可以適當(dāng)削減電容的數(shù)目，具體情況應(yīng)該根據(jù)芯片上電源引腳的具體分布決定，因?yàn)閺S家在設(shè)計(jì)IC的時(shí)候，經(jīng)常是幾個(gè)電源引腳在一起，這樣可以共用去耦電容，減少去耦電容的數(shù)目。