臺(tái)積電計(jì)劃 2025 年推出 N4C 工藝，相比 N4P 成本最高降幅 8.5%

IT之家 4 月 26 日消息，臺(tái)積電近日展示了全新 4nm 級(jí)別生產(chǎn)工藝 N4C，通過(guò)顯著降低成本和優(yōu)化設(shè)計(jì)能效，進(jìn)一步增強(qiáng) 5nm 級(jí)別生產(chǎn)工藝。

臺(tái)積電公司近日舉辦了 2024 北美技術(shù)研討會(huì)，IT之家翻譯該公司業(yè)務(wù)開(kāi)發(fā)副總裁張凱文內(nèi)容如下：

我們的 5nm 和 4nm 工藝周期還未結(jié)束，從 N5 到 N4，光學(xué)微縮密度改進(jìn)了 4%，而且我們會(huì)繼續(xù)增強(qiáng)晶體管性能。

我們現(xiàn)在為 4nm 技術(shù)陣容引入 N4C 工藝，讓我們的客戶能夠消除一些掩模并改進(jìn)標(biāo)準(zhǔn)單元和 SRAM 等原始 IP 設(shè)計(jì)，以進(jìn)一步降低總體產(chǎn)品級(jí)擁有成本。

N4C 工藝進(jìn)一步擴(kuò)充了臺(tái)積電 N5 / N4 節(jié)點(diǎn)系列陣容，建立在 N4P 工藝技術(shù)上，通過(guò)重新設(shè)計(jì)標(biāo)準(zhǔn)單元和 SRAM 單元、改變一些設(shè)計(jì)規(guī)則以及減少使用的掩模層數(shù)量，成本比 N4P 最多可以降低 8.5%。