在LTspice中創(chuàng)建并行負(fù)載移位寄存器

我們探索了用于混合信號電路仿真的數(shù)字移位寄存器的設(shè)計(jì)和功能。

與所有SPICE衍生物一樣，LTspice主要用于模擬仿真。然而，通過整合其數(shù)字元件目錄中的邏輯功能，我們還可以使用它來驗(yàn)證混合信號電路。我們在前兩篇文章中研究了LTspice數(shù)字組件的結(jié)構(gòu)和仿真行為。在本文中，我們將使用它們來構(gòu)建一個(gè)并行負(fù)載移位寄存器。

寄存器是數(shù)字和混合信號IC的關(guān)鍵子電路。在寄存器中，多個(gè)單比特存儲單元（通常是觸發(fā)器）連接在一起形成多位存儲設(shè)備。例如，我們需要以下內(nèi)容來創(chuàng)建一個(gè)單字節(jié)寄存器：

八雙人字拖。

允許我們同時(shí)從所有八個(gè)觸發(fā)器讀取數(shù)據(jù)或向其寫入數(shù)據(jù)的連接。

我們剛才描述的是一個(gè)基本的并行輸入、并行輸出寄存器。在移位寄存器中，我們可以將數(shù)字?jǐn)?shù)據(jù)從一個(gè)觸發(fā)器移動(dòng)到下一個(gè)觸發(fā)器。此功能允許我們將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)。

例如，假設(shè)我們將一個(gè)字節(jié)的并行數(shù)據(jù)加載到移位寄存器中。我們可以通過寄存器的觸發(fā)器順序地移動(dòng)其分量位。序列中的最后一個(gè)觸發(fā)器將原始字節(jié)輸出為8位序列。

LTspice移位寄存器

對我來說，設(shè)計(jì)一個(gè)只接受串行輸入并產(chǎn)生串行輸出的移位寄存器相對簡單。觸發(fā)器將連接輸出到輸入，序列中第一個(gè)觸發(fā)器的輸入引腳將是整個(gè)寄存器的串行輸入端子。并行負(fù)載移位寄存器雖然更有用，但也更復(fù)雜。它將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)的能力需要組合邏輯來實(shí)現(xiàn)多路復(fù)用器功能。

圖1顯示了并行負(fù)載移位寄存器中的前兩個(gè)觸發(fā)器。每個(gè)觸發(fā)器都有一個(gè)連接到輸入引腳的二對一多路復(fù)用器。

LTspice并行負(fù)載移位寄存器中的兩個(gè)觸發(fā)器和相關(guān)組合邏輯。

圖1。LTspice并行負(fù)載移位寄存器中的兩個(gè)觸發(fā)器，帶有相關(guān)的組合邏輯。

從示意圖的這一部分，您可以看到：

寄存器每個(gè)位的設(shè)計(jì)。

一個(gè)比特如何連接到序列中的下一個(gè)比特。

我將這個(gè)移位寄存器設(shè)計(jì)為四位設(shè)備，盡管它可以很容易地?cái)U(kuò)展到八位或更多位。SPICE軟件沒有針對模擬數(shù)字邏輯進(jìn)行優(yōu)化，因此在LTspice原理圖中可以包含多少數(shù)字電路存在實(shí)際限制。盡管如此，LTspice對數(shù)字元件的處理非常好，本文討論的電路不需要很長的仿真時(shí)間。

現(xiàn)在我們已經(jīng)熟悉了移位寄存器的基本結(jié)構(gòu)，我們可以更仔細(xì)地研究它的組合邏輯。

重要提示：此示意圖中的所有AND和OR門都有三個(gè)未使用的輸入端連接到公共端子。LTspice的一個(gè)特點(diǎn)是，這樣做會(huì)從模擬中刪除這些輸入，使這些門充當(dāng)兩個(gè)輸入邏輯門。對于AND門，這與將這些輸入連接到邏輯低輸入或接地不同。

了解多路復(fù)用器電路

讓我們一步一步地了解移位寄存器組合邏輯的功能。為了討論的目的，我們將使用圖2中所示的參考指示符。其他邏輯塊具有不同的參考指示符，但以相同的方式操作。

LTspice移位寄存器中一個(gè)觸發(fā)器的組合邏輯。

圖2:移位寄存器中一個(gè)觸發(fā)器的組合邏輯。

觸發(fā)器有兩個(gè)輸入信號：

主輸入是從前一個(gè)觸發(fā)器的輸出端接收的邏輯電壓。它連接到AND門A8。

次級輸入是標(biāo)記為BIT2的信號。它連接到AND門A7。

并行加載信號決定了哪個(gè)輸入信號將處于活動(dòng)狀態(tài)。對于A7，并行加載是其兩個(gè)輸入信號中的第二個(gè)；對于A8，第二輸入信號是并行加載的逆。這保證了在任何給定時(shí)刻，AND門輸出中只有一個(gè)可以為邏輯高。

為了將并行數(shù)據(jù)加載到寄存器中，我將parallel-load設(shè)置為高。AND門A8的輸出被驅(qū)動(dòng)到邏輯低，A7傳遞信號BIT2。然后，該BIT2值通過A10傳遞到D觸發(fā)器的輸入端，如圖3中的綠色長箭頭所示。

移位寄存器處于并行加載模式時(shí)的信號流。

圖3。寄存器處于并行加載模式（并行加載=高）時(shí)的信號流。

為了在移位模式下操作寄存器，我將并行加載設(shè)置為低。這迫使A7的輸出為邏輯低。因此，BIT2信號被忽略。

同時(shí)，A8的輸出再現(xiàn)了來自前一個(gè)觸發(fā)器的輸出信號的邏輯電平。信號從A8傳遞到A10，并從A10傳遞到下一個(gè)觸發(fā)器的輸入端。觸發(fā)器的輸入現(xiàn)在等于前一個(gè)觸發(fā)器的輸出。圖4顯示了此信號的路徑。

寄存器處于移位模式時(shí)的信號流。

圖4。寄存器處于移位模式（并行加載=低）時(shí)的信號流。

請注意，圖3是一個(gè)同步并行負(fù)載。當(dāng)并行加載為邏輯高時(shí)，預(yù)選位值（BIT2）成為D觸發(fā)器的主要輸入，D觸發(fā)器的主輸入僅在時(shí)鐘轉(zhuǎn)換時(shí)才傳輸?shù)捷敵觥Tspice D觸發(fā)器是一種上升沿敏感器件。因此，當(dāng)時(shí)鐘從邏輯低轉(zhuǎn)變?yōu)檫壿嫺邥r(shí)，成功的并行加載操作需要并行加載信號處于活動(dòng)狀態(tài)。

總結(jié)

在本文中，我們研究了LTspice并行加載移位寄存器中各個(gè)位的基本結(jié)構(gòu)。在下一篇文章中，我們將研究該電路的一些重要原理圖細(xì)節(jié)和信號波形。