防止單片機(jī)干擾

一、EMC定義

EMC：EMC（electromagnetic compatibility）電磁兼容，是系統(tǒng)能完全正常工作的能力（性能不降級）。在正常環(huán)境中，電磁兼容要求設(shè)備或系統(tǒng)既不受周圍電磁場的干擾而失常，又不會(huì)產(chǎn)生電磁干擾影響其他設(shè)備。

EMS：EMS（electromagnetic susceptibility）電磁耐受性，是設(shè)備或系統(tǒng)對噪聲干擾的抗干擾能力。EMS 等級高則設(shè)備抗擾度好；相反 EMS 等級低的設(shè)備對電磁環(huán)境極其敏感，其工作狀態(tài)受周圍電磁環(huán)境影響。（所以很多地方將 electromagnetic susceptibility 翻譯為電磁敏感度，但是考慮到“susceptibility”與“sensitivity”不同，我們將采用電磁耐受性）。

EMS 主要包含快速瞬變脈沖群 EFT / FTB 和系統(tǒng)級靜電放電 ESD，測量用于確定器件在不理想電磁環(huán)境中工作時(shí)的可靠性水平。

EMI：EMI（electromagnetic interference）電磁干擾，是以設(shè)備為干擾源向周圍環(huán)境發(fā)射電磁波的等級。發(fā)射的電磁波分為傳導(dǎo)發(fā)射和輻射發(fā)射，傳導(dǎo)發(fā)射沿著電纜或者互連線傳播，輻射發(fā)射通過自由空間傳播。

EMS&EMI 測試標(biāo)準(zhǔn)

依照 IEC62132-1 對于 MCU 的系統(tǒng)級 ESD 和 EFT 可以分為 5 種的失效模式等級。其中等級 A 是沒有問題，BCD 是其中軟失效類型，E 硬失效。

EMS 主要包含系統(tǒng)級靜電放電 ESD 和電快速瞬變脈沖群 EFT/FTB。

EMI（electromagnetic interference）電磁干擾，是以設(shè)備為干擾源向周圍環(huán)境發(fā)射電磁波的等級。發(fā)射的電磁波分為傳導(dǎo)發(fā)射和輻射發(fā)射，傳導(dǎo)發(fā)射沿著電纜或者互連線傳播，輻 射發(fā)射通過自由空間傳播。當(dāng)干擾源和受害者之間的距離通常大于一個(gè)波長 λ 時(shí)，通常會(huì)遇到這種類型的 EMI 耦合。

靜態(tài)閂鎖（latch-up）：

Latch up 是指 CMOS 中,在電源 power VDD 和地線 GND(VSS)之間由于寄生的 PNP 和NPN 雙極性 BJT 相互影響而產(chǎn)生的一低阻抗通路,此現(xiàn)象會(huì)過載產(chǎn)生高電流小號現(xiàn)象，此時(shí)需要斷開電源才能恢復(fù)初始狀態(tài)。過載可以是電壓或電流浪涌、電流或電壓變化率過大或任何其他導(dǎo)致寄生 BJT 開始自持的異常情況。如果通過低阻抗路徑的電流的幅度或持續(xù)時(shí)間得到充分限制，Latch up 不會(huì)損壞器件。此項(xiàng)測試滿足 JESD78E 標(biāo)準(zhǔn)。

為評估 Latch up 性能，需要執(zhí)行兩項(xiàng)互補(bǔ)的 Latch up 測試：

1.電源過壓（施加給每個(gè)電源引腳）模擬用戶在電源上施加瞬態(tài)過電壓的情形。

2.電流注入（施加給每個(gè)輸入、輸出和可配置 I/O 引腳）模擬應(yīng)用導(dǎo)致施加給引腳的電壓高于最大額定值的情況，例如因過沖/振鈴導(dǎo)致某個(gè)輸入的電壓嚴(yán)重高于 VDD 或低于接地。

二、MCU EMC硬件策略

1.去耦電容

MCU 的每個(gè)電源引腳都應(yīng)該放置至少一個(gè)去耦電容，需要去耦電容來提供 CMOS 開關(guān)器件 MCU 所需要的瞬態(tài)電流，以抵消輸出電感和電源 IC 互聯(lián)電感的影響。為了使去耦電容有效，應(yīng)根據(jù)下面原則進(jìn)行設(shè)計(jì)以及 layout：

• 推 薦 去 耦 電 容 組 合 。建 議 在 MCU 的 VDD/VBAT 電 源 域 每 個(gè) 引 腳 上 面 并10uF+100nF+1nF，VDDA 電源域每個(gè)引腳并 1uF+10nF。

• 去耦電容擺放應(yīng)該離 MCU 越近越好。當(dāng)有多個(gè)去耦電容時(shí)，容值越小的電容離 MCU越近，通常 1nF 最靠近 MCU 引腳，其次為 100nF，10uF 最靠外。

• 保證電源電流先流向電容，然后再流向 MCU。如果電源引腳和 GND 引腳的相聚較遠(yuǎn)，建議將電容擺放在靠近 GND 引腳位置，因?yàn)樾盘栆话闶且?GND 作為參考。

• 每個(gè)電容都應(yīng)該有各自的過孔，嚴(yán)禁多個(gè)電容共用一個(gè)過孔。去耦電容與 MCU 引腳之間的走線應(yīng)盡可能寬且短，以降低去耦電容與 MCU 電源引腳之間的阻抗。電源網(wǎng)絡(luò)與與去耦電容之間的走線應(yīng)盡量窄和長，抑或使用 VIA 隔開，以提供高阻抗應(yīng)對潛在的電源噪聲和紋波。

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2.PCB 疊層架構(gòu)

在四層板設(shè)計(jì)之前，需要知道產(chǎn)品需要的層疊總厚度，選擇的介質(zhì)材料是什么，以及板子上的阻抗類型。四層的疊層一般都是兩個(gè)信號層兩個(gè)參考層，設(shè)計(jì)時(shí)，需盡量保證 Layer2為完整 GND，并盡量減少 Bottom Layer 的電源和敏感信號走線。四層 PCB 推薦疊層如下：

3.電源完整性

Ⅰ.電源濾波器

每個(gè)電源必須有一個(gè)濾波器，如果該濾波器位于板上，則必須靠近穩(wěn)壓器，如果是外部穩(wěn)壓器，則必須靠近 PCB 入口點(diǎn)。該濾波器應(yīng)根據(jù)穩(wěn)壓器的紋波特性和集成電路的電源要求進(jìn)行設(shè)計(jì)，并且應(yīng)至少包括兩個(gè)電容器：一個(gè)大電容器（μF）用于低頻濾波;一個(gè)用于高頻濾波的小電容器（nF）。需要干凈電源的集成電路應(yīng)配備一個(gè)額外的 LC 濾波器，以避免噪聲與電路其他模塊的耦合。電源設(shè)計(jì)實(shí)例：

Ⅱ.電源拓?fù)?/p>

MCU 的 3.3V 電源走線建議采用“星狀”供電方式。每根電源管腳(Pin)的走線單獨(dú)從 3.3V源頭拉到芯片 Pin，在 3.3V 源頭擺放大電容。

Ⅲ.GND 完整性和鋪銅

除了 GND 和 Power 的參考層，信號層也建議進(jìn)行鋪銅作為 GND 網(wǎng)絡(luò)，避免出現(xiàn)死銅，以保證 GND 的完整性。信號層的 GND 銅皮需要多打 VIA 到 GND 平面，有利于減小高頻噪聲的回流面積。另外 MCU 底部的信號層建議多打 VIA，有利于散熱以及信號回流。另外對于死銅和孤島可以進(jìn)行橋接，如下圖：

開槽和邊界。將 GND 層中模擬地和數(shù)字地分開，通過開槽將一個(gè)地平面上的數(shù)字地和模擬地分割開，電源地則不用太分開。由于模擬電路產(chǎn)生的噪聲和電流比數(shù)字電路的小幾個(gè)數(shù)量級，所以為了不引入數(shù)字地上的噪聲和電流，模擬地一般與數(shù)字地隔離開。其措施一般是通過在數(shù)字電路與模擬電路之間開槽隔絕，如上圖所示。在參考地平面中高頻信號會(huì)自動(dòng)尋找阻抗最?。ù_切的說是最小電感）距離最短的線路。但連接模擬與數(shù)字域邏輯等低速數(shù)字電路時(shí)，通常需要在開槽處橋接串聯(lián) 1K-5K 的電阻。當(dāng)需要在模擬域與數(shù)字域連接高速信號時(shí)，例如音頻解碼主時(shí)鐘時(shí)，此時(shí)應(yīng)該直通連接而不是開槽，如圖推薦橋接方式所示，在實(shí)際應(yīng)用為了終端匹配，一般在時(shí)鐘源處 50 歐姆的終端電阻。

4.Layout 布局

機(jī)箱 AC 保護(hù)地，儲卡座，RS232 和 CAN 等外設(shè)，連接器盒與信號接地電氣隔離。機(jī)殼應(yīng)盡可能連接到交流機(jī)架的接地（即接地），以無害地將高壓放電分流到保護(hù)大地，而不要進(jìn)入數(shù)字或模擬接地電路。請注意，接地平面在外圍連接器的所有高速信號連接下始終是連續(xù)的，但連接器殼體與外部 AC 機(jī)箱平面隔離。

在有機(jī)殼地（保護(hù)大地/交流機(jī)架接地）的應(yīng)用中，強(qiáng)烈建議不要將數(shù)字信號接地和交流機(jī)架接地，兩者至少保持一定距離>3.175mm（0.125 inches），用于 11-12 kV 電火花間隙隔離，以滿足 IEC61000-4-2 Level-4 8 kV 接觸放電將 TVS 放置在盡可能靠近外部信號連接器的位置，TVS 接地直接連接到接地層，避免接地走線。

高速或敏感的模擬/數(shù)字走線應(yīng)從電路板邊緣至少布線 2x 倍，其中“x”是走線與其返回電流路徑之間的距離。與非常靠近板的邊緣的跡線相關(guān)的電場和磁場線的容納程度較低。從這些走線來看，與天線的串?dāng)_和耦合往往會(huì)更大，并使它們更容易受到 ESD，EMI 和 EFT事件的影響。

易感元件/電路應(yīng)遠(yuǎn)離 PCB 邊緣。最好將它們放在板子的中央。如果無法做到這一點(diǎn)，如果不使用外部保護(hù)大地環(huán)，請嘗試將它們放置在距離邊緣大于 12 mm 的位置，因?yàn)樵诟邏悍烹娛录?，高頻能量會(huì)聚集在外部邊緣，尤其是成直角 PCB 主體的各個(gè)角（使用圓形的 PCB 角）。

與外部世界連接的組件應(yīng)保持在 PCB 邊緣附近。其余組件應(yīng)遠(yuǎn)離 PCB 邊緣，以減少環(huán)境影響（即 ESD）。

如果將共模扼流圈或瞬態(tài)抑制器設(shè)備（例如，TVS，MOV）用于功率濾波，則應(yīng)將其放置在 PCB 的入口處。在受 TVS 電路保護(hù)的電路中，來自連接器的外部信號應(yīng)首先路由到TVS，然后再路由到鐵氧體或共模扼流圈，再路由到受保護(hù)的組件。

5.MCU 外圍敏感電路

Ⅰ.晶體 OSC

晶體要盡量靠近芯片 Pin，遠(yuǎn)離諸如功率電感的磁感應(yīng)器件與諸如天線的輻射器件，與同層其他信號走線利用 GND 鋪銅及 VIA 隔離。晶體輸入輸出走線要盡可能短且少彎折，不可跨層或交叉走線。兩邊負(fù)載電容與晶體各自的 GND PAD 可以相連，并擺放多個(gè) GNDVIA 以提高散熱保障。晶體下方盡量不走任何傳輸線，保留完整的 GND 鋪銅。晶振電路走線以及匹配電容應(yīng)該與晶振在同一側(cè)，盡量不穿層。布局應(yīng)該使晶振靠近 MCU，晶振電路走線不能太長，不要超過 12mm。在晶振同層以及下一層與其他電路間隔開，晶振電路周圍也使用接地 VIA 形成保護(hù)環(huán)。

燒錄口 SWD。MCU 的 SWD 燒錄口走線應(yīng)盡量短，遠(yuǎn)離板邊 12mm。

Ⅱ.復(fù)位電路 NRST