大家好，今天給大家分享的是：JK觸發(fā)器，主要關于JK觸發(fā)器工作原理、狀態(tài)方程、邏輯功能、特性方程、真值表、時序圖等內容。

一、什么是JK觸發(fā)器？

JK觸發(fā)器是一種可以存儲一位二進制信息的時序邏輯電路，是 SR 觸發(fā)器的改進版，添加了一些功能。

觸發(fā)器是一種邊沿觸發(fā)觸發(fā)器，意味著只有當時鐘脈沖施加到其時鐘輸入時，它的輸出才會改變。

下面為JK觸發(fā)器的電路符號：

JK觸發(fā)器的電路符號

二、JK觸發(fā)器工作原理

JK觸發(fā)器由兩個輸入 J（置位）和 K（復位）、一個時鐘輸入以及兩個表示為 Q 和 Q' 的輸出組成。

時鐘輸入用于觸發(fā)觸發(fā)器并改變其狀態(tài)。Q是JK觸發(fā)器的主輸出，Q'是輸出Q的補碼。

JK觸發(fā)器的內部結構可以用 NAND 門鎖存器來解釋。與非門是一種邏輯門，產生的輸出是其輸入的邏輯與的補碼，JK觸發(fā)器由兩個與非門構成，如下圖所示：

JK觸發(fā)器框圖

輸入 J 和 K 連接到第一與非門的輸入，而第一與非門的輸出連接到第二與非門的輸入。第二個與非門的輸出連接到第一個與非門的輸入，也形成反饋回路（這就是它們被稱為時序電路的原因）。輸入時鐘連接到兩個與非門，其信號決定觸發(fā)器的輸出何時改變。

三、JK觸發(fā)器狀態(tài)方程

1、JK觸發(fā)器真值表

JK觸發(fā)器真值表有保持狀態(tài)、復位狀態(tài)、置位狀態(tài)和切換狀態(tài)。由于這是SR觸發(fā)器的細化，因此將SR觸發(fā)器的真值表細化為IK觸發(fā)器的真值表。

JK觸發(fā)器的真值表有兩個輸入，J和K，Q n表示當前狀態(tài)， Q n+1表示下一個狀態(tài)，如下表所示：

JK觸發(fā)器真值表

2、JK觸發(fā)器的激勵表

JK觸發(fā)器的激勵表的當前狀態(tài)用Qn表示，下一狀態(tài)用Q n+1表示。JK 觸發(fā)器的激勵表中每個轉換的 J 和 K 輸入如下：

在上面的真值表中，Q(n)代表觸發(fā)器在n時刻的輸出，而Q(n+1)代表其在n+1時刻的輸出。

• 當 J 和 K 均為低電平 (0) 時，觸發(fā)器的輸出保持與其先前狀態(tài)相同，即Q(n) = Q(n+1)

• 當 K 為高電平 (1) 且 J 為低電平 (0) 時，觸發(fā)器的輸出復位為0。當 J 為高電平 (1) 且 K 為低電平 (0) 時，觸發(fā)器的輸出為設置為 1。

• 當 J 和 K 均為高電平 (1) 時，觸發(fā)器的輸出在其當前狀態(tài)及其補碼之間切換，即 Q(n+1) = Q'(n)

JK觸發(fā)器的激勵表

• A：當 Qn = 0 且 Q n+ 1 = 0時，此條件可能在 J = 0 且 K = 0 或 J = 0 且 K = 1 時發(fā)生（特性表），因此，所需輸出 Q n+1當 J= 0 且 K= X 時，得到 = 0（無關）。

• B：當 Qn = 0 且 Q n+ 1 = 1時，這可能發(fā)生在 J = 1 且 K = 0 或 J= 1 且 K= 1（切換條件）的情況下，這意味著在切換模式下 jk 翻轉-flop 具有 J= 1 且 K= 1。因此，當 J= 1 且 K=X（不關心）時，獲得所需的輸出 Q n+ 1 = 1。

• C：當 Qn = 1 且 Q n+ 1 = 0時，這可能發(fā)生在 J=0 且 K= 1 或 J= 1 且 K=1 的情況下。因此，當 J= X（不關心）且 K=1 時，獲得所需的輸出 Q n+ 1 = 0。

• D：當 Qn = 1 且 Q n+ 1 = 1時，此條件可能在 J= 0 且 K= 0 或 J= 1 且 K=0 時發(fā)生。因此，在 J = X 且 K=0 的情況下獲得所需的輸出 Q n+ 1 = 1。

四、JK觸發(fā)器特性方程

1、JK觸發(fā)器特性表

JK觸發(fā)器的特性表有保持狀態(tài)、復位狀態(tài)、置位狀態(tài)和切換狀態(tài)。特征表有輸入 J 和 K，Qn 和 Q n+1表示當前狀態(tài)，表示特征表中的下一個狀態(tài)，如下所示：

JK觸發(fā)器的特性表

2、JK觸發(fā)器特性方程

上述特性表中具有保持狀態(tài)、復位狀態(tài)、置位狀態(tài)和切換狀態(tài)的 JK 觸發(fā)器的特性方程使用三變量 k-map 如下所示。

在k-map中，列K'Qn是公共的，并且JQ'是公共的。因此，JK觸發(fā)器特性方程為：

JK觸發(fā)器特性方程

JK觸發(fā)器特性方程

五、JK觸發(fā)器的波形圖怎么畫？

JK觸發(fā)器的波形圖先畫出時鐘信號周期，然后根據JK觸發(fā)器的真值表，激勵表，特性表，J、K、Q、Qn+1的狀態(tài)，對應進行畫，具體可以看下表：

JK觸發(fā)器真值表

JK觸發(fā)器的波形圖

六、JK觸發(fā)器存在一次翻轉問題

使用從輸出到輸入的反饋連接的 JK 觸發(fā)器消除了在 SR 無效狀態(tài)的情況下兩個輸入都為“1”的困難，如下所示。然而，（電平觸發(fā)）J = K = 1 時的條件還不完善。

JK觸發(fā)器存在一次翻轉問題

考慮 J = K = 1 且 Q n = 0，并應用時鐘 (CLK)。經過兩個 NAND 門的傳播延遲時間 t pd后，輸出將切換至 Q n = 1。由于這是對輸入的反饋，因此在另一次延遲 t pd (FF)后，輸出將切換回 Q n = 0 。

因此，只要存在時鐘脈沖（tow），輸出就會在每個 t pd(FF) 處切換，并且在時鐘脈沖結束時，Qn的值是不確定的。只要低時鐘脈沖寬度長于觸發(fā)器傳播延遲（t pd），這種情況就會持續(xù)下去。

JK觸發(fā)器存在一次翻轉問題

• 因此，當(i) J = K = 1

• (ii) 當 t pd (FF) < t pw

• (iii) 當應用電平觸發(fā)時，將發(fā)生競爭條件。

避免此問題的一種方法是保持 t pw < T pd(FF) < T?？朔藛栴}的最實用方法是使用主從配置。

七、主從原理脈沖觸發(fā)的 JK 觸發(fā)器

下面是一個基于主從原理的脈沖觸發(fā) JK 觸發(fā)器：由 2 個 FF（一個主設備和一個從設備）和一個“逆變器”構成。

• 在 CLK 的上升沿（即 CLK PULSE 的+ve 沿），控制輸入用于確定 MASTER 的輸出

• 當 CLK 變?yōu)榈碗娖剑?-ve 邊沿 CLK PULSE）時，主機的狀態(tài)傳輸到從機，其輸出為 Q 和 Q。

• 在MS FF中，輸出完全取決于SLAVE-FF的輸出。

下面為主從電路JK觸發(fā)器邏輯圖。

主從電路JK觸發(fā)器邏輯圖

關于主從JK觸發(fā)器的工作原理，可以查看下面的時序圖：

主從JK觸發(fā)器時序圖

一旦時鐘出現上升沿↑，即從0到1（0→1）的變化，它就會觸發(fā)主控部分。因此，此部分中的輸出值會發(fā)生變化。這些信號連接到從屬部分，但這不會在上升沿觸發(fā)，因為時鐘已反轉。

一旦時鐘信號產生下降沿↓，即從1到0的變化（1→0），就會觸發(fā)從機部分，使Q輸出反映主機的輸出值。

所以這個電路需要一個完整的脈沖（0→1→0）來改變輸出。這就是為什么這種配置被稱為脈沖觸發(fā) JK 觸發(fā)器的原因。

主從電路JK觸發(fā)器真值表

八、邊沿觸發(fā)的 JK 觸發(fā)器

與需要完整脈沖的主從設計不同，你還可以構建從上升沿 ↑ 或下降沿 ↓ 觸發(fā)的邊沿觸發(fā)設計。下面是上升沿觸發(fā)的時序圖：

上升沿觸發(fā)的時序圖

上圖顯示了該電路如何只需要 Clk 輸入的上升沿來改變輸出 Q 的狀態(tài)。它只會在上升沿發(fā)生變化。

邊沿觸發(fā)的 JK 觸發(fā)器真值表

要構建僅使用上升沿信號觸發(fā)的 JK 觸發(fā)器，還可以使用上升沿觸發(fā)的 D 觸發(fā)器、非門和與非門，如下所示：

邊沿觸發(fā)的JK觸發(fā)器電路