SPI4.2總線應(yīng)用和調(diào)試

　　為保證不發(fā)生接收端FIFO隊(duì)列溢出等問(wèn)題，盡量將接收端的MaxBurst1和MaxBurst2設(shè)置大一些， 只要小于FIFO入口總數(shù)就可以，而發(fā)送端MaxBurst1和MaxBurst2的 設(shè)置不要超過(guò)本端接收能力。

　　如果出現(xiàn)EOP(結(jié)束包)和SOP(起始包)錯(cuò)誤或缺失，或者其他錯(cuò)包(例如包長(zhǎng)變短、幀校驗(yàn)錯(cuò)誤等)，但沒(méi)有DIP4 錯(cuò)誤，該怎么辦?這類問(wèn)題一般出現(xiàn)在FIFO隊(duì)列設(shè)置上，尤其是接收端的FIFO隊(duì)列可能溢出，從而丟失了某些數(shù)據(jù)塊，可以通過(guò)以下3種方法來(lái)檢測(cè)和解決：

　?、?通過(guò)查看接收端FIFO溢出標(biāo)志來(lái)判斷FIFO隊(duì)列是否溢出;

　?、?通過(guò)調(diào)整接收端的MaxBurst1和MaxBurst2來(lái)防止FIFO隊(duì)列溢出;

　?、?如果方法②的調(diào)整足夠大，還有此問(wèn)題，可以查看對(duì)端是否收到反壓信號(hào)，以及對(duì)端的狀態(tài)等。

　　為了方便，通常將發(fā)送端的MaxBurst1和MaxBurst2設(shè)置為相同數(shù)值，將接收端的MaxBurst1和MaxBurst2也設(shè)置成相同數(shù)值。

　　結(jié)語(yǔ)

　　隨著處理器的速度越來(lái)越快，處理器集成的內(nèi)核越來(lái)越多，處理器與外圍器件之間，處理器之間，以及外圍器件之間的連接速度逐漸成為制約平臺(tái)性能的瓶頸。許多芯片同時(shí)集成了多個(gè)總線接口，例如XLR732同時(shí)擁有SPI4.2、HT、以太網(wǎng)3種總線接口。SPI4.2總線在與其他總線的競(jìng)爭(zhēng)中體現(xiàn)出了強(qiáng)大的生命力，希望本文所介紹的經(jīng)驗(yàn)對(duì)正在應(yīng)用或計(jì)劃應(yīng)用SPI4.2總線的同行有所幫助。