基于FPGA的通用位同步器設計方案(一)

　　該同步器工作過程如下：外部控制器根據(jù)基帶碼元速率設置相應參數(shù)，通過外部控制器接口將控制、地址和數(shù)據(jù)信號分別送往分頻器、環(huán)路濾波器和內(nèi)部控制器。時鐘電路分別提供采樣時鐘和FPGA 時鐘，FPGA工作時鐘在片內(nèi)通過分頻器產(chǎn)生所需頻率的時鐘，供FPGA 各模塊使用。輸入連續(xù)時間信號x（t） 經(jīng)由獨立時鐘控制的ADC 進行采樣，轉換為8 位數(shù)字信號送至FPGA 內(nèi)，符號化后變?yōu)橛蟹枖?shù)字序列，送入內(nèi)插濾波器模塊。內(nèi)插濾波器根據(jù)輸入信號的采樣值和內(nèi)部控制器給出的參數(shù)μk，在每個插值時刻kTi 計算出最佳判決點的內(nèi)插值y（kTi）。定時誤差檢測計算出誤差μτ （n），輸出至環(huán)路濾波器。環(huán)路濾波器依據(jù)當前的參數(shù)設定，濾除噪聲并將誤差信息送給內(nèi)部控制器。內(nèi)部控制器以NCO為核心，根據(jù)處理后的誤差信息和設定的頻率字參數(shù)調(diào)整插值時刻kTi，使之盡可能接近最佳判決時刻，并輸出位同步脈沖BS，同時計算出誤差間隔μk 送給內(nèi)插濾波器，進行內(nèi)插值計算，最終完成定時信息的恢復。

2 FPGA設計

　　2.1 整體結構設計

　　根據(jù)圖2的算法結構，F(xiàn)PGA設計采用模塊化方式，整體結構的頂層圖如圖3所示。

　　從圖3可以看到，該設計包含分頻器（DIV_FRE）、符號化（SYM）、內(nèi)插濾波器（INTERPOLATION）、定時誤差檢測（TED）、環(huán)路濾波器（LPF）、內(nèi)部控制器（INTER_CTL）和外部控制器接口的時序電路（EXTER_CTL）共7個模塊。其中，分頻器由片外晶振提供時鐘輸入，分頻后為片內(nèi)其他模塊提供相應時鐘。其中碼元時鐘的分頻系數(shù)可由外部控制器通過接口進行設置。符號化是將A/D采樣產(chǎn)生的無符號數(shù)轉換為有符號數(shù)，以便后續(xù)模塊進行帶符號的運算。

　　外部控制器接口的時序電路將外部控制器送來的控制信號（ALE和RD）、地址信號（P2.0、P2.1）和數(shù)據(jù)信號（P0口）、轉換為FPGA 內(nèi)分頻器、環(huán)路濾波器和NCO的使能信號和參數(shù)，實現(xiàn)對位同步器各參數(shù)的設置。

　　分頻器、符號化和外部控制器接口模塊實現(xiàn)較為簡單，不再贅述。而內(nèi)插濾波器、定時誤差檢測、環(huán)路濾波器和內(nèi)部控制器的實現(xiàn)較為復雜，且本設計通過采用相應算法和改進結構，實現(xiàn)了位同步器的通用性。本文將詳細闡述這些模塊的設計。

　　2.2 模塊詳細設計

　　2.2.1 內(nèi)插濾波器設計

　　內(nèi)插濾波器是完成算法的核心，它根據(jù)內(nèi)插參數(shù)實時計算最佳判決點的內(nèi)插值，即：

　　式中：mk 為內(nèi)插濾波器基點索引，決定輸入序列中哪些采樣點參與運算，它由插值時刻kTi 確定；μk 為誤差間隔，決定了內(nèi)插濾波器的沖激響應系數(shù)［1］.kTi 和μk 的信息由內(nèi)部控制器反饋回來。

　　本設計的內(nèi)插濾波器采用基于4 點分段拋物線多項式的Farrow結構實現(xiàn)。將式（1）變換為拉格朗日多項式，即令：