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基于FPGA的通用位同步器設計方案(一)

作者：時間：2013-11-05 來源：網絡

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; PADDING-RIGHT: 0px; FONT: 14px/25px 宋體, arial; WHITE-SPACE: normal; ORPHANS: 2; LETTER-SPACING: normal; COLOR: rgb(0,0,0); WORD-SPACING: 0px; PADDING-TOP: 0px; -webkit-text-size-adjust: auto; -webkit-text-stroke-width: 0px">　　根據式（2）和（3），內插濾波器程序實現(xiàn)結構如圖4所示。

　　從圖4可以看到，該結構由1個移位器、5個觸發(fā)器、 8個相加器、2個乘法器組成，比直接型FIR節(jié)省10個乘法器、4個相加器的資源。其中，除以2的運算采用數(shù)據移位實現(xiàn)，避免使用除法器。輸入的8位數(shù)據 x，計算后得到10位的內插值y 輸出。由于內部所有寄存器經計算后，均采用最小位數(shù)，有效地減少了Logic Elements資源的占用。

　　 Farrow結構實現(xiàn)圖

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關鍵詞： FPGA 位同步器

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