一個搞模擬集成電路設(shè)計的菜鳥之談

　　前文中提到模擬電路的版圖設(shè)計不光關(guān)系到芯片的性能和面積，還會影響芯片的功能，使芯片完全失效，因此我還想談下模擬電路設(shè)計中的版圖設(shè)計?，F(xiàn)在SOC已成為芯片設(shè)計的主流趨勢，將模擬電路與數(shù)字電路集成在一塊芯片上，這將模擬電路的版圖設(shè)計提高到一個新的難度。模擬電路版圖設(shè)計的關(guān)鍵有兩點：一是匹配；二是電源、地和關(guān)鍵信號的走線。有些前輩說模擬集成電路做的就是匹配，在高性能模擬集成電路中更是如此，匹配是降低offset、降低非線性失真、提高共模抑制比和電源抑制比。 減小工藝溫度和電源電壓對芯片性能影響的重要措施，比如bandgap電路的兩個bipolar管子之比通常是1:8，這就是為了版圖設(shè)計時更好地匹配。電源。地以及關(guān)鍵信號的走線設(shè)計主要是為了降低數(shù)字電路對模擬電路的干擾以及模擬電路中的敏感模塊受模擬電路其他模塊干擾。具體的學習方法是首先學習模擬版圖的藝術(shù)這本書，掌握基本的模擬版圖設(shè)計規(guī)則，更深層次的學習只能依靠在學習和工作中累積經(jīng)驗。

　　成為優(yōu)秀的模擬電路設(shè)計師

　　總而言之，模擬集成電路設(shè)計是藝術(shù)和科學的結(jié)合。它既需要模擬電路設(shè)計師有藝術(shù)家那種發(fā)散的創(chuàng)新能力，又要求模擬電路設(shè)計師有科學家那種嚴謹?shù)膽B(tài)度和方法，因為模擬電路設(shè)計是細節(jié)決定成敗。作為一個菜鳥，我要學的東西還有很多，成為優(yōu)秀的模擬電路設(shè)計師是我一直奮斗的目標。