特色C語言平臺　SoC設(shè)計最佳化(一)

在設(shè)計上能減少結(jié)構(gòu)探索時間的C語言平臺，在結(jié)構(gòu)上如何以新思考突破？如何形成一個具有特色的C語言平臺，是的SoC設(shè)計達到最佳化呢？

　　以往半導體業(yè)者大多使用FPGA（Field Programmable Gate Array）製作樣品（Prototype），接著鎖定幾項晶片重要規(guī)格，依此找出最適合該晶片的結(jié)構(gòu)，這種方式最大缺點是作業(yè)時間非常冗長。然而，C語言平臺的設(shè)計方式則是，利用軟體模擬分析檢討晶片結(jié)構(gòu)，以往FPGA平臺的樣品，大約需要半年左右的結(jié)構(gòu)探索時間，如果採用C語言平臺的設(shè)計方式，只需要花費約2周~1個月的時間。

　　目前開發(fā)最快的是日本沖電氣，以ARM為基礎(chǔ)的整合平臺及設(shè)計環(huán)境可應(yīng)用在晶圓專工的先進技術(shù)，根據(jù)沖電氣的規(guī)劃，在內(nèi)部適用C語言平臺設(shè)計技術(shù)的SoC，是使用了三種架構(gòu)，分別是：「μPLAT」+軟體、「μPLAT」+專用加速器度（accelerator）+軟體、硬體連線（hard wired）電路。

　　在「μPLAT」+軟體的部份，傳統(tǒng)FPGA也有支援此功能，因此IC設(shè)計公司可以利用IP來源業(yè)者的Process Core，再以μPLAT為基礎(chǔ)開發(fā)SoC，例如目前ARM已經(jīng)將ProcESS Core，封裝成軟體提供客戶使用。而關(guān)于「μPLAT」+專用加速器度（accelerator）+軟體、硬體連線（hard wired）電路結(jié)構(gòu)開發(fā)的晶片的部份，就是利用C語言平臺設(shè)計方式使開發(fā)更效率化。此外，「μPLAT」+專用加速器度（accelerator）+軟體中，專用加速器度還分成兩種執(zhí)行方式，分別是：將C語言資料轉(zhuǎn)換成System C，再將SySTem C輸入至動作合成工具內(nèi)，最后嵌入硬體連線（hard wired）電路，以及利用合成使Process Core特定化，接著在該Process Core進行C語言演算作業(yè)。采用第一種方式的合成動作方式，可以使晶片發(fā)揮低耗功化效果，第二種的特定化Process Core合成方式，以資源共用的觀點而言確實相當有效，不過耗功上經(jīng)常不如第一種的合成動作方式。

　　圖說：半導體業(yè)者大多使用FPGA制作樣品，依此找出最適合該晶片的結(jié)構(gòu)，這種方式最大缺點是作業(yè)時間非常冗長。（School of Computer Science）

　　C語言平臺擺脫傳統(tǒng)刻板觀念

　　關(guān)于C語言平臺的SoC設(shè)計方式的流程是，首先需要從客戶端接收要求，以SoC處理的「C語言/C++描述的演算」與該SoC使用方法的「use case」，并收取「演算（Algorithm）測試環(huán)境」然后再開始進行SoC開發(fā)作業(yè)。此時必需先檢查收取的原始碼（Source Code），確認是否適合動作合成或是組合軟體，不適合的場合，則檢討原始碼的修正進行架構(gòu)探討。由于該工程被賦予「高精度評估」的角色，因此已經(jīng)擺脫傳統(tǒng)「設(shè)計」的刻板印象，此時短期可量產(chǎn)的優(yōu)先度比品質(zhì)更高，例如1個月內(nèi)完成探索的設(shè)計，只進行代表性項目的驗證，如此就能夠縮短探索工程的驗證時間，至于驗證品質(zhì)則在探索之后的后段工程透過設(shè)計方式維持。

　　結(jié)構(gòu)探索工程又分成：結(jié)構(gòu)草案的檢討，以及結(jié)構(gòu)初期模型的制作與檢驗。結(jié)構(gòu)草案的檢討是根據(jù)原始碼的分析結(jié)果，決定使用「動作合成的硬體連接」，或是專用處理器。功能不太複雜的晶片，要求低制作成本與低耗功時，大多選擇動作合成方式；要求相似功能進行復合性處理時，通常會選擇專用處理器方式。決定基本方針后立即檢討包括，演算位元的寬度、并聯(lián)處理電路的結(jié)構(gòu)、動作頻率、與軟體的搭配等等問題，接著制作晶片的結(jié)構(gòu)模型，再利用虛擬樣品模擬器（virtual prototyping simulator）驗證，模擬器除了晶片功能之外，還能夠分析包含晶片外部的資料轉(zhuǎn)送等系統(tǒng)整體與晶片的所有效能。

　　采用C語言平臺的設(shè)計方式，只需要花費2周~1個月的時間，就可以完成模擬分析檢討晶片的結(jié)構(gòu)。（National Center for Ecological Analysis and Synthesis）

目前在進行合成所面臨的問題

　　選擇動作合成方式時會面臨下列問題，分別是：演算轉(zhuǎn)換至System C化的工程數(shù)減少、轉(zhuǎn)換后以System C化為對象的高速化與高精度化等問題，因此System C化時演算部位必需以UnTImed模型封裝，介面的部位則以定時模型封裝，利用上述溷合封裝追加埠，加上變數(shù)的有效位元長度設(shè)定等最低限度追加處理作業(yè)，就可以達成System C化目標。

　　目前動作合成工具技術(shù)上還不成熟，若直接轉(zhuǎn)換成System C，閘道（gate）規(guī)模與消費電流值會變大，為了達成System C化必需特別設(shè)置Guide Line。有關(guān)介面部分，就可以使用原先慣用的雛型，透過再利用方式有效減少工程數(shù)，如