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EEPW首頁 >> 主題列表 >> soc設(shè)計

新思科技與三星擴大IP合作,加速新興領(lǐng)域先進SoC設(shè)計

  • 摘要:●? ?新思科技接口IP適用于USB、PCI Express、112G以太網(wǎng)、UCIe、LPDDR、DDR、MIPI等廣泛使用的協(xié)議中,并在三星工藝中實現(xiàn)高性能和低延遲●? ?新思科技基礎(chǔ)IP,包括邏輯庫、嵌入式存儲器、TCAM和GPIO,可以在各先進節(jié)點上提供行業(yè)領(lǐng)先的功耗、性能和面積(PPA)●? ?新思科技車規(guī)級IP集成到三星的工藝中,有助于確保ADAS、動力總成和雷達SoC的長期運行并提高可靠性●? ?三星工藝中
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基于Wujian100多功能電機控制系統(tǒng)的研究*

動態(tài)功率估算已達SoC設(shè)計限制

SoC生產(chǎn)導(dǎo)向設(shè)計測試流程法應(yīng)對測試成本和批量生產(chǎn)時間的雙重挑戰(zhàn)

  • 廠商們將更廣泛地研究新方法,這些新方法通過在設(shè)計和測試之間的有效平衡,提供了一個更有效地從事SoC設(shè)計、生產(chǎn)和測試的方案,并能夠同時做到減少其生產(chǎn)時間和測試費用。
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RVM驗證方法學(xué)在SoC芯片驗證中的應(yīng)用

  • 隨著SoC設(shè)計日趨復(fù)雜,驗證成為SoC設(shè)計過程中最關(guān)鍵的環(huán)節(jié)。本文介紹了Synopsys的RVM驗證方法學(xué),采用Vera硬件驗證工具以及OpenVera驗證語言建立目標(biāo)模型環(huán)境,自動生成激勵,完成自核對測試、覆蓋率分析等工作。通過建立層次化的可重用性驗證平臺,大大提高了驗證工程師的工作效率。文中以一個SIMC功能模塊的驗證為例,詳細(xì)介紹了RVM驗證方法學(xué)在SoC芯片驗證中的應(yīng)用。
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用于SOC的SPI接口設(shè)計與驗證

  • 摘要:給出了一個可用于SoC設(shè)計的SPI接口IP核的RTL設(shè)計與功能仿真。采用AMBA 2.0總線標(biāo)準(zhǔn)來實現(xiàn)SPI接口在外部設(shè)備和內(nèi)部系統(tǒng)之間進行通信,在數(shù)據(jù)傳輸部分,摒棄傳統(tǒng)的需要一個專門的移位傳輸寄存器實現(xiàn)串/并轉(zhuǎn)換的
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設(shè)計服務(wù)走前端 Synapse Design滿足SOC設(shè)計最佳化

  •   隨著晶片設(shè)計愈趨困難,過去半導(dǎo)體產(chǎn)業(yè)興起了一個次產(chǎn)業(yè)為“設(shè)計服務(wù)”,其主要任務(wù)是要協(xié)助晶片業(yè)者減少設(shè)計時間與成本,以便在適當(dāng)?shù)臅r間點推出產(chǎn)品來因應(yīng)市場需求,這類業(yè)者當(dāng)以臺灣的智原與創(chuàng)意電子等公司為代表,不過這類業(yè)務(wù)并非只是臺灣業(yè)者的專長,來自于美國的Synapse Design,成立于2003年,同樣也是扮演設(shè)計服務(wù)的角色,所服務(wù)的客戶與應(yīng)用種類相當(dāng)廣泛且多元。   左為Synapse Design營運長暨共同創(chuàng)辦人Devesh Gautam,右為Synapse Desi
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大型SoC設(shè)計遇挑戰(zhàn) EDA產(chǎn)業(yè)迎來新變革

  •   隨著新一代4G智能手機與連網(wǎng)裝置邁向多核心設(shè)計,系統(tǒng)單芯片(System-on-Chip;SoC)憑藉著晶圓廠新一代制程的加持,提供更寬廣的設(shè)計空間,讓設(shè)計工程團隊可在芯片中,根據(jù)不同的產(chǎn)品需求,將不同的數(shù)位/類比電路等多樣模組的硅智財(SiliconIntellectualProperty;IP)整合于單一個芯片上,使其具備更復(fù)雜與更完整系統(tǒng)功能。   SoC已經(jīng)一躍成為芯片設(shè)計業(yè)界的主流趨勢,而產(chǎn)品價值與競爭力則完全取決于復(fù)雜度、設(shè)計的可再用性,以及制程的良率。   今天IC設(shè)計工程團
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利用8051內(nèi)核使SoC設(shè)計不再復(fù)雜的模擬仿真

  • 1概述隨著集成電路工藝技術(shù)的發(fā)展和EDA設(shè)計水平的迅速提高,基于知識產(chǎn)權(quán)IP(IntellectualProperty)核進行系...
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AVR IP核復(fù)用的FSPLC微處理器SOC設(shè)計

  • 1 引言隨著芯片集成程度的飛速提高,一個電子系統(tǒng)或分系統(tǒng)可以完全集成在一個芯片上,IC產(chǎn)業(yè)中形成了以片上系 ...
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特色C語言平臺 SoC設(shè)計最佳化(一)

  • 在設(shè)計上能減少結(jié)構(gòu)探索時間的C語言平臺,在結(jié)構(gòu)上如何以新思考突破?如何形成一個具有特色的C語言平臺,是的SoC ...
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傳授壓箱絕技:從SoC設(shè)計人員那都了解不到的功耗管理問題

  • 當(dāng)今的系統(tǒng)設(shè)計人員受益于芯片系統(tǒng)(SoC)設(shè)計人員在芯片級功耗管理上的巨大投入。但是對于實際能耗非常小的系 ...
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Cadence為復(fù)雜SoC設(shè)計縮短時序收斂時程

  •   在加速復(fù)雜IC開發(fā)更容易的當(dāng)下,益華電腦(Cadence Design Systems, Inc.)發(fā)表 Tempus 時序 Signoff解決方案(Timing Signoff Solution),這是嶄新的靜態(tài)時序分析與收斂工具,精心設(shè)計讓系統(tǒng)晶片(System-on-Chip,SoC)開發(fā)人員能夠加速時序收斂,讓晶片設(shè)計更快速地投入制造流程。Tempus 時序Signoff解決方案意謂全新的時序signoff工具作法,讓客戶能夠縮短時序signoff收斂與分析,實現(xiàn)更快速的試產(chǎn),同時創(chuàng)造良率更高
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魏少軍:切勿錯失超摩爾定律機會窗口

  •   摩爾定律確實是變慢了。依照摩爾定律,全球半導(dǎo)體的工藝制程技術(shù)平均每2年進入一個新世代。但是從工藝微縮角度講,所有業(yè)界人士有一個共識,即半導(dǎo)體遲早會遇到技術(shù)上無法克服的物理極限,無論是10nm、7nm,還是5nm,極限必然存在。傳統(tǒng)的光學(xué)光刻技術(shù)還在向細(xì)微化延伸,目前利用193nm浸液式,加上兩次圖形曝光技術(shù)已經(jīng)可以實現(xiàn)20nm工藝技術(shù)的量產(chǎn)。但業(yè)界一致認(rèn)為下一代14nm可能是個坎兒,要么采用更復(fù)雜的三次圖形曝光技術(shù),但是那會大幅增加曝光次數(shù)和制造成本;或者采用具有革命性的14nmEUV光刻技術(shù),但工藝
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嵌入式存儲技術(shù)在SoC設(shè)計的應(yīng)用

  • 嵌入式存儲技術(shù)的發(fā)展已經(jīng)使得大容量DRAM和SRAM在目前的系統(tǒng)級芯片(SOC)中非常普遍。大容量存儲器和小容量 ...
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soc設(shè)計介紹

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