你了解ADC嗎?模數(shù)轉(zhuǎn)換器(ADC)不同類型數(shù)字輸出深

　　提高可用帶寬、改善動態(tài)范圍、降低系統(tǒng)噪聲的需求，導致轉(zhuǎn)換器設(shè)計的采樣速率和分辨率不斷提高，因而必須使用速度更快、效率更高的數(shù)據(jù)接口。為此推出的JESD204標準利用CML技術(shù)實現(xiàn)其物理接口。該標準最初要求高達3.125Gbps的輸出速率，這一數(shù)據(jù)速率超過了CMOS和LVDS的能力。最新版本JESD204B規(guī)定了輸出數(shù)據(jù)速率高達12.5Gbps的幾類轉(zhuǎn)換器，CMOS和LVDS接口完全遙不可及。然而，使用差分信號雖然有這么多優(yōu)勢，但仍有幾點必須注意。

使用LVDS和CML等差分信號

　　考慮任何采用差分信號的更高速接口技術(shù)時，可以應(yīng)用類似的原則。事實上，數(shù)據(jù)轉(zhuǎn)換速度越高，則越需要注意這些事項。對于Gbps范圍內(nèi)的數(shù)據(jù)速率，工藝和電路板幾何尺寸變得更小，由于傳輸距離短得多，串擾等不良效應(yīng)可能會成為問題。隨著轉(zhuǎn)換器采樣速率和分辨率不斷攀升，對更高速接口的需求是一個自然而然的結(jié)果。為此，業(yè)界首先引入了LVDS技術(shù)，爾后又推出了物理接口使用CML的JESD204接口規(guī)范。

　　使用差分信號時，第一件事是要確保系統(tǒng)正確端接。雖然接收器(FPGA或ASIC)可能有內(nèi)部終端，但有時候這并不足以適當?shù)囟私酉到y(tǒng)，不采取其它措施的話，接收端數(shù)據(jù)捕捉可能會受影響。圖3和圖4顯示了典型的LVDS和CML驅(qū)動器以及接收器所需的端接?？梢允褂靡粋€差分端接電阻(RTDIFF)，或者使用兩個單端端接電阻(RTSE)。最終的端接電阻應(yīng)約等于100Ω。使用兩個50Ω單端端接電阻可以進一步抑制共模噪聲，適合需要保證這一特性的應(yīng)用。

　　除了要求正確端接以外，還必須注意傳輸線路的物理布局。關(guān)于差分走線的設(shè)計，有幾個常見的誤解。有人說共面差分傳輸線路(圖5a)優(yōu)于寬邊差分傳輸線路(圖5b)。然而，在噪聲耦合抑制方面，這兩類差分傳輸線路均無優(yōu)勢可言。對于相同距離的有源傳輸線路，兩種情況下的噪聲大致相當。共面差分傳輸線路的優(yōu)勢在于設(shè)計簡便且易于制造。寬邊差分傳輸線路則更難以進行PCB布線，而且精密對準兩層以保證重疊是一件很困難的事，對于電路板制造商來說比較麻煩。

　　圖5a. 寬邊傳輸線路。圖5b. 共面?zhèn)鬏斁€路。

　　另一個常見的誤解是差分傳輸線路必須緊密耦合才能實現(xiàn)最佳性能。實際上，當差分傳輸線路緊密耦合時，各走線的阻抗會高于所需的最佳值50Ω。此外，由于幾何尺寸更小，集膚效應(yīng)損耗和串擾會增加。在制造過程中，傳輸線路的阻抗也會變得更加難以控制。例如，假設(shè)緊密耦合的差分傳輸線路具有100 Ω差分阻抗和5.0密爾的走線寬度，則在容差為+/- 1.0密爾的制造工藝中，阻抗偏差為+/- 10%。這一影響還要加倍，因為差分對有兩條傳輸線路，偏差量將相當可觀。不僅各傳輸線路的阻抗會有偏差，而且當線路分開以進入封裝或連接器時，還會出現(xiàn)阻抗不連續(xù)現(xiàn)象圖6顯示了當差分傳輸線路必須分開以進入封裝或連接器時，兩種情況下的阻抗不連續(xù)的相對幅度差異。