采樣時(shí)鐘抖動(dòng)對(duì)ADC信噪比的影響及抖動(dòng)時(shí)鐘電路

ADC是現(xiàn)代數(shù)字解調(diào)器和軟件無(wú)線(xiàn)電接收機(jī)中連接模擬信號(hào)處理部分和數(shù)字信號(hào)處理部分的橋梁，其性能在很大程度上決定了接收機(jī)的整體性能。在A/D轉(zhuǎn)換過(guò)程中引入的噪聲來(lái)源較多，主要包括熱噪聲、ADC電源的紋波、參考電平的紋波、采樣時(shí)鐘抖動(dòng)引起的相位噪聲以及量化錯(cuò)誤引起的噪聲等。除由量化錯(cuò)誤引入的噪聲不可避免外，可以采取許多措施以減小到達(dá)ADC前的噪聲功率，如采用噪聲性能較好的放大器、合理的電路布局、合理設(shè)計(jì)采樣時(shí)鐘產(chǎn)生電路、合理設(shè)計(jì)ADC的供電以及采用退耦電容等。

本文主要討論采樣時(shí)鐘抖動(dòng)對(duì)ADC信噪比性能的影響以及低抖動(dòng)采樣時(shí)鐘電路的設(shè)計(jì)。

　　(a)12位ADC理想信噪比

　　(b)AD9245實(shí)測(cè)信噪比

　　圖1 不同時(shí)鐘抖動(dòng)情形下12位ADC的信噪比示意圖

　　時(shí)鐘抖動(dòng)對(duì)ADC信噪比的影響

　　采樣時(shí)鐘的抖動(dòng)是一個(gè)短期的、非積累性變量，表示數(shù)字信號(hào)的實(shí)際定時(shí)位置與其理想位置的時(shí)間偏差。時(shí)鐘源產(chǎn)生的抖動(dòng)會(huì)使ADC的內(nèi)部電路錯(cuò)誤地觸發(fā)采樣時(shí)間，結(jié)果造成模擬輸入信號(hào)在幅度上的誤采樣，從而惡化ADC的信噪比。歡迎轉(zhuǎn)載，本文來(lái)自電子發(fā)燒友網(wǎng)(http://www.elecfans.com)

　　在時(shí)鐘抖動(dòng)給定時(shí)，可以利用下面的公式計(jì)算出ADC的最大信噪比：

　　根據(jù)公式(2)，圖1分別給出了量化位數(shù)為12-bit時(shí)不同時(shí)鐘抖動(dòng)情形下ADC理想信噪比和實(shí)測(cè)信噪比示意圖。

　　由圖1可以看出時(shí)鐘的抖動(dòng)對(duì)ADC信噪比性能的惡化影響是十分明顯的，相同時(shí)種抖動(dòng)情形下進(jìn)入到ADC的信號(hào)頻率越高，其性能惡化就越大，同一輸入信號(hào)頻率情形下，采樣時(shí)鐘抖動(dòng)越大，則ADC信噪比性能惡化也越大。對(duì)比圖1中兩個(gè)示意圖可以看出實(shí)測(cè)的采樣時(shí)鐘抖動(dòng)對(duì)ADC信噪比性能的影響同理論分析得到的結(jié)果是十分吻合的，這也證明了理論分析的正確性。因此，在實(shí)際應(yīng)用時(shí)不能完全依據(jù)理想的信噪比公式來(lái)選擇A/D轉(zhuǎn)換芯片，而應(yīng)該參考芯片制造商給出的實(shí)測(cè)性能曲線(xiàn)和所設(shè)計(jì)的采樣時(shí)鐘的抖動(dòng)性能來(lái)合理選擇適合設(shè)計(jì)需要的A/D轉(zhuǎn)換芯片，并留出一定的設(shè)計(jì)裕量。

　　圖2 一個(gè)實(shí)用的低抖動(dòng)時(shí)鐘產(chǎn)生電路