USB3.0中五分頻電路設(shè)計(jì)

引言

　　USB 3. 0 是通用串行總線(xiàn)( Universal Serial Bus)的最新規(guī)范， 該規(guī)范由英特爾等大公司發(fā)起， 其最高傳輸速度可達(dá)5 Gb/ s,并且兼容USB 2. 0 及以下接口標(biāo)準(zhǔn)。物理層的并串/ 串并轉(zhuǎn)換電路是U SB 3. 0 的重要組成部分， 在發(fā)送端將經(jīng)過(guò)8 b/ 10 b 編碼的10 位并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)并傳輸?shù)津?qū)動(dòng)電路， 在接收端將經(jīng)過(guò)CDR( Clock and Data Recovery) 恢復(fù)出來(lái)的串行數(shù)據(jù)轉(zhuǎn)換成10 位并行數(shù)據(jù)。在并串/ 串并轉(zhuǎn)換過(guò)程中，同時(shí)存在著時(shí)鐘頻率的轉(zhuǎn)換， 若串行數(shù)據(jù)采用時(shí)鐘上下沿雙沿輸出，則串行數(shù)據(jù)傳輸頻率降低一半， 并行傳輸時(shí)鐘為串行傳輸時(shí)鐘的1/ 5, 即五分頻。

　　本文設(shè)計(jì)了基于65 nm 工藝的五分頻器， 產(chǎn)生一個(gè)占空比為50%的五分頻信號(hào)。對(duì)該電路的設(shè)計(jì)不以追求高速度為惟一目標(biāo)，而是在滿(mǎn)足U SB 3. 0 協(xié)議所要求的頻率范圍基礎(chǔ)上， 盡可能的降低功耗。

　　1 電路原理與結(jié)構(gòu)

　　采用基于D 觸發(fā)器結(jié)構(gòu)的五分頻器邏輯框圖如圖1所示。圖1 由3 個(gè)D 觸發(fā)器和少量邏輯門(mén)構(gòu)成， 采用了同步工作模式， 其原理是由吞脈沖計(jì)數(shù)原理產(chǎn)生2 個(gè)占空比不同的五分頻信號(hào)A 和B, 然后對(duì)時(shí)鐘信號(hào)CLK, A 和B 進(jìn)行邏輯運(yùn)算得到占空比為50% 的五分頻信號(hào)CLK/ 5, 其計(jì)數(shù)過(guò)程如表1 所示， 從表1 的計(jì)數(shù)過(guò)程可知， 分頻后的時(shí)鐘CLK/ 5 的周期是輸入時(shí)鐘CLK 的5 倍， 由此實(shí)現(xiàn)了五分頻并且其占空比為50% .

　　圖1 5 分頻電路邏輯結(jié)構(gòu)

　　表1 5 分頻器計(jì)數(shù)過(guò)程

　　2 分頻器基本電路的設(shè)計(jì)

　　觸發(fā)器是整個(gè)分頻器中最基本的結(jié)構(gòu)， 只有設(shè)計(jì)好一個(gè)快速的觸發(fā)器， 才能實(shí)現(xiàn)一個(gè)高頻率的分頻器，目前用于分頻電路的觸發(fā)器電路主要有3 種。第1 種是CML( Current Mo de lo gic) 電路， 是由ECL( EmitterCo uple Logic) 電路演變來(lái)的， 相比傳統(tǒng)的靜態(tài)分頻器，由于電路的擺幅較小， 因而電路的工作速度快; 第2 種是TSPC( True Single Phase Clock) 電路， 采用單相時(shí)鐘， 大大減少了電路的元件數(shù)目， 從而提高電路工作速度， 同時(shí)這種電路功耗極低; 第3 種是注鎖式( Injected-Locked) 電路， 由于要使用電感， 因而它的體積過(guò)大且工藝難度高， 成本較高， 很少被廣泛采用。本文分別采用CML 電路和TSPC 電路構(gòu)成分頻電路， 并對(duì)兩者的速度和功耗等進(jìn)行比較。

　　CML 電路構(gòu)成的觸發(fā)器如圖2 所示， 由圖中可以看出， 該觸發(fā)器由2 個(gè)CML 結(jié)構(gòu)鎖存器組成， 它們構(gòu)成主從型結(jié)構(gòu)， 每個(gè)鎖存器都要經(jīng)過(guò)2 個(gè)階段： 跟蹤階段和保持階段。當(dāng)主鎖存器跟蹤輸入信號(hào)時(shí)， 從鎖存器處于鎖存保持階段， 然后交替。其中N13 , N14 為尾電流管， 偏置電壓V_bias 使N13 , N14管工作在飽和狀態(tài)， 充當(dāng)恒流源的作用。dp 和dn 是由輸入信號(hào)d 經(jīng)傳輸門(mén)和反相器產(chǎn)生的一對(duì)互補(bǔ)差分信號(hào)， ck_m 和ck_p 是由輸入時(shí)鐘信號(hào)clk 經(jīng)傳輸門(mén)和反相器產(chǎn)生的一對(duì)互補(bǔ)時(shí)鐘差分信號(hào)。主鎖存器工作狀態(tài)為： 當(dāng)ck_m 為高電平時(shí)， N5 管導(dǎo)通， N6 管關(guān)閉， 此時(shí)N1 , N2 管工作在差分狀態(tài)， 將輸入信號(hào)dp, dn 采入。當(dāng)ck_p 為高電平時(shí)，N6 管導(dǎo)通， N5 管關(guān)閉， 此時(shí)N3 , N4 使電路維持在鎖存狀態(tài)， 從鎖存器工作狀態(tài)恰好與主鎖存器工作狀態(tài)相反。設(shè)計(jì)中在觸發(fā)器輸出端q, qn 之間加了2 個(gè)反相器從而在q, qn 之間形成正反饋， 增強(qiáng)了電路的輸出驅(qū)動(dòng)能力。工作時(shí)， 電路的尾電流應(yīng)當(dāng)足夠大， 有利于提高電路工作頻率和輸出信號(hào)的擺幅。

　　TSPC 電路構(gòu)成的觸發(fā)器如圖3 所示， 由圖中可以看出， 該電路由四級(jí)反相器構(gòu)成， 上升沿觸發(fā)， 當(dāng)CK 為低電平， 輸入反相器在節(jié)點(diǎn)X 上采樣反向d 輸入，第2 級(jí)反相器處于保持狀態(tài)， 節(jié)點(diǎn)Y 預(yù)充電至V dd,第三級(jí)反相器處于保持狀態(tài)， 時(shí)鐘上升沿來(lái)時(shí)， 第二級(jí)反相器求值， Y 的電平值發(fā)生變化， 時(shí)鐘ck 為高電平時(shí)，節(jié)點(diǎn)Y 的值傳送到輸出q, 該觸發(fā)器的延時(shí)為4 個(gè)反相器的傳播延時(shí)， 由于電路中元件數(shù)目很少， 而且采用動(dòng)態(tài)邏輯， 因此功耗極低。

　　圖2 CML 鎖存器構(gòu)成的主從式觸發(fā)器電路

　　圖3 TSPC 電路構(gòu)成的觸發(fā)器

3 仿真結(jié)果與分析

　　采用Cadenc