cpu的內(nèi)部結(jié)構(gòu)

1.算術(shù)邏輯單元ALU(Arithmetic Logic Unit)
ALU是運(yùn)算器的核心。它是以全加器為基礎(chǔ)，輔之以移位寄存器及相應(yīng)控制邏輯組合而成的電路，在控制信號(hào)的作用下可完成加、減、乘、除四則運(yùn)算和各種邏輯運(yùn)算。就像剛才提到的，這里就相當(dāng)于工廠中的生產(chǎn)線，負(fù)責(zé)運(yùn)算數(shù)據(jù)。

2.寄存器組 RS(Register Set或Registers)
RS實(shí)質(zhì)上是CPU中暫時(shí)存放數(shù)據(jù)的地方，里面保存著那些等待處理的數(shù)據(jù)，或已經(jīng)處理過(guò)的數(shù)據(jù)，CPU訪問(wèn)寄存器所用的時(shí)間要比訪問(wèn)內(nèi)存的時(shí)間短。采用寄存器，可以減少CPU訪問(wèn)內(nèi)存的次數(shù)，從而提高了CPU的工作速度。但因?yàn)槭艿叫酒娣e和集成度所限，寄存器組的容量不可能很大。寄存器組可分為專用寄存器和通用寄存器。專用寄存器的作用是固定的，分別寄存相應(yīng)的數(shù)據(jù)。而通用寄存器用途廣泛并可由程序員規(guī)定其用途。通用寄存器的數(shù)目因微處理器而異。

3.控制單元(Control Unit)
正如工廠的物流分配部門(mén)，控制單元是整個(gè)CPU的指揮控制中心，由指令寄存器IR(Instruction Register)、指令譯碼器ID(Instruction Decoder)和操作控制器0C(Operation Controller)三個(gè)部件組成，對(duì)協(xié)調(diào)整個(gè)電腦有序工作極為重要。它根據(jù)用戶預(yù)先編好的程序，依次從存儲(chǔ)器中取出各條指令，放在指令寄存器IR中，通過(guò)指令譯碼(分析)確定應(yīng)該進(jìn)行什么操作，然后通過(guò)操作控制器OC，按確定的時(shí)序，向相應(yīng)的部件發(fā)出微操作控制信號(hào)。操作控制器OC中主要包括節(jié)拍脈沖發(fā)生器、控制矩陣、時(shí)鐘脈沖發(fā)生器、復(fù)位電路和啟停電路等控制邏輯。

4.總線(Bus)
就像工廠中各部位之間的聯(lián)系渠道，總線實(shí)際上是一組導(dǎo)線，是各種公共信號(hào)線的集合，用于作為電腦中所有各組成部分傳輸信息共同使用的“公路”。直接和 CPU相連的總線可稱為局部總線。其中包括: 數(shù)據(jù)總線DB(Data Bus)、地址總線AB(Address Bus) 、控制總線CB(Control Bus)。其中，數(shù)據(jù)總線用來(lái)傳輸數(shù)據(jù)信息；地址總線用于傳送CPU發(fā)出的地址信息；控制總線用來(lái)傳送控制信號(hào)、時(shí)序信號(hào)和狀態(tài)信息等。

CPU的工作流程

由晶體管組成的CPU是作為處理數(shù)據(jù)和執(zhí)行程序的核心，其英文全稱是:Central Processing Unit，即中央處理器。首先，CPU的內(nèi)部結(jié)構(gòu)可以分為控制單元，邏輯運(yùn)算單元和存儲(chǔ)單元(包括內(nèi)部總線及緩沖器)三大部分。CPU的工作原理就像一個(gè)工廠對(duì)產(chǎn)品的加工過(guò)程:進(jìn)入工廠的原料(程序指令)，經(jīng)過(guò)物資分配部門(mén)(控制單元)的調(diào)度分配，被送往生產(chǎn)線(邏輯運(yùn)算單元)，生產(chǎn)出成品(處理后的數(shù)據(jù))后，再存儲(chǔ)在倉(cāng)庫(kù)(存儲(chǔ)單元)中，最后等著拿到市場(chǎng)上去賣(交由應(yīng)用程序使用)。在這個(gè)過(guò)程中，我們注意到從控制單元開(kāi)始，CPU就開(kāi)始了正式的工作，中間的過(guò)程是通過(guò)邏輯運(yùn)算單元來(lái)進(jìn)行運(yùn)算處理，交到存儲(chǔ)單元代表工作的結(jié)束。

Core架構(gòu)CPU內(nèi)部結(jié)構(gòu)示意圖

英特爾微處理器現(xiàn)在的內(nèi)部結(jié)構(gòu)因不同的用途而異。包括“P5”結(jié)構(gòu)的Pentium、“P6”結(jié)構(gòu)的Pentium Pro/II/III、“NetBurst”結(jié)構(gòu)的Pentium 4/D及至強(qiáng)，以及“Banias”結(jié)構(gòu)的Pentium M與Core Duo。

在這種狀況下，服務(wù)器和臺(tái)式機(jī)與筆記本微處理器的內(nèi)部結(jié)構(gòu)是不同的。這種狀況將于2006年3季度得到改善，屆時(shí)將采用全新的統(tǒng)一架構(gòu)“Core”。其結(jié)構(gòu)示意圖如下圖所示。

　　指令行數(shù)由過(guò)去的3個(gè)增至4個(gè)。過(guò)去的雙核產(chǎn)品每個(gè)內(nèi)核分別配備自己的高速緩存。而Core結(jié)構(gòu)則由2個(gè)CPU內(nèi)核共享高速緩存。當(dāng)內(nèi)核使用相同地址空間的數(shù)據(jù)時(shí)，不再需要通過(guò)前端總線交換數(shù)據(jù)。除此之外，還追加了從內(nèi)存中將數(shù)據(jù)預(yù)取至高速緩存的功能，以及一個(gè)時(shí)鐘周期對(duì)128位數(shù)據(jù)包進(jìn)行運(yùn)算的SSE指令等。管線級(jí)數(shù)為14級(jí)。