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新型D/A變換器AD9755及其應(yīng)用

作者: 時間:2006-08-24 來源:網(wǎng)絡(luò) 收藏

   AD9755是Analog Device公司生產(chǎn)的一種超高速雙端數(shù)據(jù)復(fù)用、單路輸出的14位數(shù)模轉(zhuǎn)換芯片。采用CMOS制造工藝,在單個芯片上集成了高品質(zhì)14-TxDAC+(r)核、一個基準(zhǔn)源、兼容TTL數(shù)字接口電路單元以及PPL時鐘變頻器等。它的轉(zhuǎn)換速度很高,可以達(dá)到300 Ms/s。

  該芯片對外圍電路需求少,設(shè)計使用靈活方便。AD9755為避免使用復(fù)雜、高能耗的ECL電路,而直接利用TTL數(shù)字接口來完成300 MHz以下的高性能數(shù)摸轉(zhuǎn)換,提供了1條非常便捷的途徑。可廣泛應(yīng)用于通信系統(tǒng)信號源、數(shù)字信號合成及智能儀器中。其主要特點為:

  (1)轉(zhuǎn)換速率300 Ms/s;

  (2)垂直分辨率14 B;

  (3)工作3 V;

  (4)無雜散動態(tài)范圍 SFDR為73 dBc(Fout=50.2 MHz, fDATA=150 MHz條件下);

  (5)輸入建立時間2.0 ns;

  (6)輸出建立時間11.0 ns;

  1 AD9755的工作原理

  AD9755主要由兩組14位數(shù)據(jù)輸入接口、2-1復(fù)接器、DAC鎖存器、基準(zhǔn)、PMOS源陣列、分段切換器、PLL電路以及DAC單元等構(gòu)成,其內(nèi)部結(jié)構(gòu)如圖1所示。采用48針LQFP封裝形式,圖中2個14位兼容TTL電平數(shù)據(jù)輸入端口,每個端口的最大輸入頻率是150 MHz,2路數(shù)據(jù)流在片內(nèi)鎖存后,經(jīng)2-1復(fù)接器合成為1路300 MHz并行數(shù)據(jù)流,再經(jīng)DAC鎖存器鎖存后傳輸?shù)椒侄吻袚Q部件進行處理。

  AD9755內(nèi)置了基準(zhǔn)電壓源,省去了常規(guī)高精度DA轉(zhuǎn)換芯片需要外接基準(zhǔn)電壓器件的麻煩。圖1 中的PMOS源陣列是為保證全量程輸出IOUTFS而特別設(shè)計的,IOUTFS的大小由內(nèi)部的基準(zhǔn)控制放大器及外電阻RSET決定。芯片內(nèi)采用了分段結(jié)構(gòu),即將數(shù)據(jù)位分成最高5位,中間4位和最低5位,對各段的數(shù)據(jù)采用不同的數(shù)摸轉(zhuǎn)換方法,以保證數(shù)摸轉(zhuǎn)換的精度。分段切換部件將接收到的PMOS電流源陣列輸出電流,和經(jīng)DAC鎖存器鎖存好的14位數(shù)據(jù)一起進行相關(guān)處理后,輸送至末級的DAC部件便實現(xiàn)了整個數(shù)模轉(zhuǎn)換過程。

  AD9755有使用鎖相環(huán)(PLL)和不使用鎖相環(huán)兩種工作方式,取決于PLLVDD腳接電源或地。當(dāng)輸入時鐘的占空比不是50%時,可使用PLL工作方式。PLL電路內(nèi)部的VCO可形成100~400 MHz的周期信號,用戶通過設(shè)定DIV0、DIV1腳來決定該周期信號的分頻等級(如表2所示)。PLL在對該分頻信號和外部輸入時鐘進行相位檢測后,與鎖相環(huán)路一起來完成時鐘頻率的鎖定。當(dāng)不使用鎖相環(huán)時, DIV0、DIV1腳決定了如表2所示的4種工作狀態(tài)。在、外倍頻方式下,外部時鐘應(yīng)是輸入數(shù)據(jù)率的兩倍;在單選1(或2)端口方式(即只完成1路DA變換時),以及在、內(nèi)倍頻方式時外部時鐘應(yīng)設(shè)置成與輸入數(shù)據(jù)率相一致。

  AD9755提供了1對互補電流輸出IOUTA,IOUTB,它們都是輸入數(shù)據(jù)的函數(shù),可表示為:

  如圖1所示,IOUTA,IOUTB,可直接由50 Ω電阻(最好使用有良好溫度特性的精密電阻)接到模擬地。最終的差分輸出電壓值為:(IOUTA-IOUTB)×50。

  2 應(yīng)用設(shè)計

  下面給出一個以AD9755作為數(shù)模轉(zhuǎn)換器來產(chǎn)生任意的實例。首先在PC機上進行編輯,具體方式可以是表頁輸入、數(shù)學(xué)表達(dá)式或通過鼠標(biāo)繪制圖形。由軟件選擇正弦波、通用函數(shù)或偽隨機噪聲等,并設(shè)定信號的幅度、頻率、偏置量,再經(jīng)快速演算得到數(shù)據(jù)。波形數(shù)據(jù)經(jīng)PCI卡寫入到兩組大容量SRAM器件(IDT71V3558,最高工作頻率200 MHz)后,等待上層系統(tǒng)的DA啟動命令。

  DA啟動后,由ISP芯片(isp2128VE,最高工作頻率250 MHz)形成75 MHz的高速地址,驅(qū)使雙路SRAM數(shù)據(jù)連續(xù)并行輸出。這兩路輸出的數(shù)據(jù)分別輸送至AD9755的數(shù)據(jù)端口1和數(shù)據(jù)端口2。由于系統(tǒng)采用了高性能的150 MHz恒溫晶振,因此AD9755的工作方式簡單設(shè)定為不使用鎖相環(huán)的、外倍頻方式,應(yīng)用電路圖如圖2所示。

  

  值得指出的是,AD9755有著比較靈活的時鐘接入方式??梢允遣罘纸尤?,也可以是單端接入,甚至可以直接使用VP-P在1 V以上的正弦波,不同的接入方式應(yīng)使用與之相適應(yīng)的濾波網(wǎng)絡(luò)。而對于輸出信號要求極為嚴(yán)格的應(yīng)用場合,為了在輸出信號上有效抑制雜散電平和消除相位噪聲,時鐘同步的處理宜選用翻轉(zhuǎn)速度比較好的高性能器件;以保證信號的邊沿陡峭、前后抖動最小。

  圖3給出了AD9755的工作時序圖。由于輸入數(shù)據(jù)端口鎖存及DAC鎖存都發(fā)生在CLK的上升沿,為了保證足夠的數(shù)據(jù)建立時間和數(shù)據(jù)的正確性,兩個14位數(shù)據(jù)端口數(shù)據(jù)的變化最好在CLK的下降沿完成。DAC的變化時間出現(xiàn)在第3個時鐘周期上,并有1個tPD小于1ns的傳播延遲。不難看出,AD9755的工作時鐘正好是數(shù)據(jù)變化率的2倍,依次完成了2個數(shù)據(jù)通道的交替數(shù)模轉(zhuǎn)換。SRAM組Ⅰ存放的是任意波形的奇數(shù)點數(shù)據(jù),而SRAM組Ⅱ存放的是波形的偶數(shù)點數(shù)據(jù),IOUTA或IOUTB上反映的是與原數(shù)據(jù)順序一致的DAC。

  由于任意波形的頻率成分異常豐富,共模噪聲及高次諧波的出現(xiàn)不可避免地會降低輸出信號質(zhì)量。為了改善DA變換的線性度,最大程度地抑制失真與噪聲,并提高信號源的負(fù)載能力,圖2中的輸出方法與圖1中直接連50Ω到模擬地的方法不同,即引入了寬帶運放MAX4100(帶寬為500MHz)。

  最后需要強調(diào)的是,高速TTL數(shù)字電路、高速模擬電路,也應(yīng)和ECL電路要求一樣,通過阻抗匹配來克服信號的過沖震蕩。按照傳輸線理論來設(shè)計好帶線和微帶線,PCB連線的阻抗值與電路板銅箔厚度、板層之間填充介質(zhì)材料及其高度相關(guān),計算辦法參見文獻2。選用了多層制板,確定電路板層數(shù)的根據(jù)是:NL=5log[AnfCLK]。其中,An為數(shù)據(jù)總線寬度,fCLK為最高工作頻率。

參考文獻

1 AD9755 14-Bit 300MSPS High Speed TxDAC+(r) D/A Converter DatasheetAnalog Devices Inc

2 Martin O′Hara.EMC at Component and PCB. Level.Newnes, 1997.2

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