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時鐘分配芯片在高速并行數(shù)據(jù)采集中的應(yīng)用

作者: 時間:2010-02-08 來源:網(wǎng)絡(luò) 收藏

  1 經(jīng)典采樣理論

  模擬世界與數(shù)字世界相互轉(zhuǎn)換的理論基礎(chǔ)是抽樣定理。抽樣定理告訴我們,如果是帶限的連續(xù)信號,且樣本取得足夠密(采樣率ωs≥2ωM),那么該信號就能唯一地由其樣本值來表征,且能從這些樣本值完全恢復(fù)出原信號。連續(xù)時間沖激串抽樣如圖1所示,其時域波形和相應(yīng)的頻譜如圖2所示。

連續(xù)時間沖激串抽樣

時域波形和相應(yīng)的頻譜

  根據(jù)采樣定理,如果樣本點取得不足(ωs2ωM,即欠采樣),信號的頻譜將發(fā)生混疊,如圖3所示。所以如果要完整地恢復(fù)信號,必須保證足夠的采樣點。

欠采樣時產(chǎn)生混疊的頻譜

  2 多片ADC采樣方式

  單片ADC采樣是最常見的。調(diào)理過的信號通過單片ADC芯片轉(zhuǎn)換成數(shù)字信號,供給后續(xù)電路進行數(shù)字處理。這種采樣方式對于一般應(yīng)用的場合是可以滿足要求的,而且器件連接簡單,成本低。而在的場合,只有提高單片ADC芯片的采樣率才能滿足要求。然而,通常高速ADC芯片都是很昂貴的;而且由于設(shè)計制造工藝,以及存儲器讀寫速度的限制,不可能無限制地提高單片ADC的采樣率。這就嚴重限制了單片ADC在系統(tǒng)中的應(yīng)用。本文采用多片ADC的方式來提高系統(tǒng)的實時采樣率。

  多片ADC芯片的方式可以彌補單片ADC芯片采樣率低的不足。通過對ADC芯片時鐘的精確控制,可使采樣系統(tǒng)在單位時間內(nèi)獲得更多的樣本信息。理論上,如果單片ADC芯片的采樣速率是f,那么通過M片ADC芯片的,可以實現(xiàn)M·f的采樣率。多片ADC并行采樣的結(jié)構(gòu)框圖如圖4所示。

多片ADC并行采樣的結(jié)構(gòu)框圖

  3 系統(tǒng)實現(xiàn)及時鐘芯片配置

  如上所述,利用M片ADC芯片理論上可以把采樣率提高到單片ADC的M倍。那么利用4片采樣率為250 Msps的ADC芯片AD9481,可以把采樣率提高到1 Msps水平。其中時鐘芯片的配置是設(shè)計的重要環(huán)節(jié)。

  是有美國模擬半導(dǎo)體公司推出的一款精確時鐘分配芯片。它具有2路1.6 GHz的差分時鐘輸入、8路時鐘輸出以及片上PLL核。其中,包括4路獨立的1.2 GHz LVPECL時鐘輸出。另外4路獨立的時鐘輸出可設(shè)置成LVDS或CMOS:設(shè)置成LVDS輸出時,頻率可以達到800 MHz;設(shè)置成CMOS輸出時,頻率可以達到250 MHz。同時,該款芯片還能通過SPI串行編程來控制輸出時鐘間的相位延遲,且抖動和相位噪聲極低。

  時鐘芯片的配置如圖5所示。其中,1、2引腳為PLL時鐘參考輸入。16腳內(nèi)部接30 kΩ的下拉電阻,可以通過編程實現(xiàn)復(fù)位、同步和下拉。如果該腳懸空,默認作復(fù)位用,所以通常接1 kΩ電阻接地。18~21腳為與MCU的串行通信口。通過串行方式,可以對芯片進行設(shè)置。其中,通過49H到57H中奇數(shù)寄存器的配置,可以實現(xiàn)對每個通道相位的控制。每個分頻通道有4位的控制和1位起始控制。在同步脈沖來臨后,相位延時字決定分頻輸出等待多少個輸入時鐘周期。相位延時的起始位決定輸出是從低電平開始,還是從高電平開始。這樣,通過對不同輸出通道參數(shù)的控制,可以很容易實現(xiàn)通道間相位的90°偏移。4通道各90°如圖6所示。

AD9510時鐘芯片的配置

4通道各90

  將每個通道的輸出設(shè)置為4分頻和50%占空比。把通道1設(shè)置為低電平起始,0輸入時鐘延時;把輸出通道2設(shè)置為低電平起始,1個輸入時鐘延時;把輸出通道3設(shè)置為低電平起始,2個輸入時鐘延時;把輸出通道4設(shè)置為低電平起始,3個輸入時鐘延時。這樣就實現(xiàn)了圖6中相位相差90°的4通道輸出。通過時鐘芯片配置產(chǎn)生相差90°的采樣時鐘提供給4片采樣芯片AD9481,可以使總的采樣率達到1 Gsps的水平。

  結(jié) 語

  本文通過對時鐘分配芯片的正確配置,采用ADC芯片AD9481實現(xiàn)了4個通道90°的高速時鐘輸出,從而大大提高了系統(tǒng)采集速度。

  需要注意的是,多片ADC并行采樣的方式勢必引入通道適配誤差,在后續(xù)的處理上必須引起足夠的重視。



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