基于AVR和FPGA數(shù)字式移相信號(hào)發(fā)生器的設(shè)計(jì)

2.3 嵌入式鎖相環(huán)的設(shè)計(jì)

當(dāng)輸出波形頻率較高時(shí)，由于采樣一個(gè)完整周期的波形數(shù)據(jù)點(diǎn)數(shù)減少，勢(shì)必引起波形失真，要消除波形失真，一是可以增加采樣波形數(shù)據(jù)的點(diǎn)數(shù)，二是提高系統(tǒng)的主工作時(shí)鐘頻率。若不增加外配ROM的情況下，可以使用后一種方法。本系統(tǒng)設(shè)計(jì)時(shí)在充分利用FPGA的存儲(chǔ)空間的情況下，為了提高波形的輸出頻率(在不失真的條件下)，還使用了Cyclone器件中的嵌入式鎖相環(huán)，提高系統(tǒng)的主工作時(shí)鐘頻率，在實(shí)際工作時(shí)的主時(shí)鐘頻率達(dá)120 MHz。其在QuartusⅡ下的仿真圖如圖5所示。

3 實(shí)驗(yàn)結(jié)果

最后D／A輸出的信號(hào)經(jīng)過(guò)濾波后得到的信號(hào)波形如圖6所示。

4 實(shí)驗(yàn)結(jié)論

通過(guò)設(shè)計(jì)和實(shí)驗(yàn)，得出以下結(jié)論：

(1)本設(shè)計(jì)通過(guò)鍵盤(pán)控制波形輸出的頻率和相位，波形頻率可調(diào)范圍為：10 Hz～15 MHz，相位可調(diào)范圍為：0°～360°，頻率最小步進(jìn)值為1.795 15 Hz。

(2)波形失真度與儲(chǔ)存波形ROM的位數(shù)及主工作時(shí)鐘頻率有關(guān)。

(3)使用FPGA中的嵌入式鎖相環(huán)或者增加采樣波形數(shù)據(jù)的點(diǎn)數(shù)(此時(shí)需要外配置ROM)，可以大大提高主工作時(shí)鐘的頻率，消除波形失真。采用哪種方法或同時(shí)采用兩種方法，取決于實(shí)際應(yīng)用的需要。采用VHDL語(yǔ)言，具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。

(4)基于FPGA和VHDL的在系統(tǒng)可重編程的特點(diǎn)，系統(tǒng)更新只需修改VHDL程序即可，無(wú)需重新制作系統(tǒng)。外圍電路數(shù)／模轉(zhuǎn)換器的控制也可由VHDL程序?qū)崿F(xiàn)，因此數(shù)／模轉(zhuǎn)換芯片更換方便。

(5)采用ATmega16單片機(jī)，可實(shí)現(xiàn)在線編程，方便靈活，提高了開(kāi)發(fā)效率，同時(shí)采用串行數(shù)據(jù)傳送方式占用口線少，減少了資源的浪費(fèi)。

(6)本設(shè)計(jì)中的DDS電路與專用DDS集成芯片相比，其靈活性更好，可生成任意波形，頻率分辨率高，轉(zhuǎn)換速度快，穩(wěn)定性好，精度高，且均可對(duì)頻率、相位、幅度實(shí)現(xiàn)程控，更重要的是，他如果作為IP核將具有更大的可移植性。