基于單片機SRAM工藝的FPGA加密應用

2 對SRAM工藝FPGA進行有效加密的方法

　　由于SRAM工藝的FPGA上電時的配置數據是可以被復制的，因此單獨的一塊FPGA芯片是無法實現有效加密的。FPGA芯片供應商對位數據流的定義是不公開的，因此無法通過外部的配置數據流信息推測內部電路。也就是說，通過對FPGA配置引腳的數據進行采樣可得到配置信息。但也不能知道內部電路結構。如果在配置完成后使FPGA處于非工作狀態(tài)，利用另外一塊保密性較強的CPU產生密碼驗證信息與FPGA進行通信，僅在驗證成功的情況下使能FPGA正常工作，則能有效地對設計進行加密。具體電路結構見圖2。

　　系統(tǒng)加電時，由單片機對SRAM工藝的FPGA進行配置。配置完成時，FPGA內部功能塊的使能端為低，不能正常工作。此時，單片機判斷到配置完成后，將ASET信號置為高電平，使能FPGA內的偽碼發(fā)生電路工作；同時，單片機產生一個偽碼驗證信息，在FPGA中將兩路偽碼進行比較，兩者完全匹配時，FPGA內部電路正常工作，否則不能正常工作。加密電路主要利用了配置完成后處于空閑狀態(tài)的單片機和FPGA內部分邏輯單元，沒有增加硬件成本。

由上述討論可知，系統(tǒng)的加密能力主要由CPU的加密能力決定。這就要求CPU的加密算法要足夠復雜，使得對驗證信息的捕獲與識別足夠困難。最常見的加密算法就是產生兩個偽隨機序列發(fā)生器：一個位于SRAM工藝的FPGA內；另一個位于CPU內。當兩者匹配時，通過驗斑點。對PN碼有兩點要求：一方面，要求偽隨機序列的長度足夠長，使得要捕獲整個序列不太可能；另一方面，偽隨機序列的線性復雜度要足夠高，使推測偽隨機序列的結構不易實現。

通常采用的偽隨機碼發(fā)生器的反饋電路如圖3所示。實際中，可采用級數較高的線性反饋移位寄存器來產生偽隨機碼。如采用40級線性移位寄存器產生的最大序列的周期為2?40=10?12。若將所有偽隨機碼截獲并存儲，就需要1000Gb的存儲空間；若碼速率為50Kbps，捕獲時間將長達5555小時；當增加移位寄存器的級數時，所需的存儲空間和捕獲時間都會呈指數增長，以至于難以實現。采用較為簡單的線性反饋電路被推測出反饋結構的可能性較大，因此實際的系統(tǒng)中，除了級數要較多之外，往往通過對多個線性移位寄存器產生的偽碼進行特定運算產生長碼，以增加所產生偽碼的線性復雜度。

3　FPGA內的校驗工作電路

在此采用40級線性反饋移位寄存器來產生偽隨機碼，特征多項式為20000012000005（八進制表示）。其移位寄存器表示形式為：Bin=B23?XOR?B21XORB2XORB0，FPGA內工作電路見圖4。

在上電之后，單片機將圖4中的電路配置在FPGA中。配置完成后，單片機發(fā)送的ASET信號由低電平跳變?yōu)楦唠娖?，使得FPGA內的PN碼產生電路開始工作，并于CPU發(fā)送過來的PN碼進行比較。比較結果一致就使能USER_DESIGN模塊正常工作。其中PLL_BITSYS模塊用來發(fā)生VERIFY_PN的位同步時鐘，采用微分鎖相原理實現。各種參考資料都有較多介紹，在此不再詳述。

COMPARE_PN模塊完成對單片機發(fā)送的偽隨機碼和PNMA_PRODUCER模塊產生的偽隨機碼的比較：當兩路相同，輸出1，不同時輸出0；若兩路偽碼完全匹配，則恒定輸出1，使USER_DESIGN電路正常工作，否則，輸出為類似于偽碼的信號，使USER_DESIGN電路不能正常工作。