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以FPGA為核心的邏輯控制模塊的數(shù)據(jù)采集系統(tǒng)

作者: 時間:2012-10-10 來源:網(wǎng)絡(luò) 收藏
在圖像處理系統(tǒng)中,首先對攝像頭采集的視頻信號進(jìn)行A/D轉(zhuǎn)換,將模擬圖像信號轉(zhuǎn)化為數(shù)字信號,提供給后端的處理系統(tǒng)進(jìn)行圖像處理。而視頻圖像采集系統(tǒng)是多媒體信息處理、視頻監(jiān)控等系統(tǒng)的前端子系統(tǒng),是視頻處理系統(tǒng)中不可缺少的部分。傳統(tǒng)視頻采集系統(tǒng)一般電路復(fù)雜、成本高,而且較難滿足實時性的要求,而采用視頻攝像頭+視頻解碼器+的模式,可簡化電路的復(fù)雜性,其中視頻解碼器對攝像頭采集的信號進(jìn)行AD轉(zhuǎn)換,對信號的采樣進(jìn)行控制。的時鐘頻率高、時間延遲小,可以滿足實時性的要求。基于以上的優(yōu)點文中采用些結(jié)構(gòu)來實現(xiàn)視頻圖像的采集。

1 視頻解碼器SAA7113H
SAA7113H是Philips公司的一種增強型視頻輸入處理器,內(nèi)部有一系列寄存器,寄存器的讀、寫通過I2C總線完成。包括一個雙通道的模擬預(yù)處理電路、可編程靜態(tài)增益和自動增益控制電路、時鐘生成電路、數(shù)字多標(biāo)準(zhǔn)解碼電路、亮度、對比度、飽和度控制電路和I2C總線控制電路。SAA7113H需外接24.576 MHz晶體,內(nèi)部鎖相環(huán)PLL可輸出27 MHz的時鐘。自動檢測50 Hz和60 Hz的場頻,可在PAL、NTSC兩種制式之間自動轉(zhuǎn)換。具有4路模擬視頻信號輸入,通過內(nèi)部寄存器的不同配置可以實現(xiàn)4路信號的轉(zhuǎn)換;輸入可以是4路CVBS或2路Y/C信號或1路Y/C信號2路CVBS,輸出為標(biāo)準(zhǔn)ITU656 YUV4:2:2格式的VPO數(shù)據(jù)總線(8-bit)。SAA7113H模擬部分和數(shù)字部分采用+3.3V,數(shù)字I/O接口兼容+5V。

2 系統(tǒng)總體方案及工作原理
系統(tǒng)選用ALTEra公司的CycloneⅡ系列中的EP2C20Q240C8為系統(tǒng)的硬件平臺,該芯片內(nèi)部有18752個LE,26個乘法器和4個鎖相環(huán)等。視頻解碼芯片采用Philips的SAA7113H。系統(tǒng)主要由SAA7113H圖像采集接口模塊、I2C總線配置模塊、控制模塊、像素存儲模塊、格式轉(zhuǎn)換模塊和顯示接口模塊組成。設(shè)計中利用VHDL語言在QUARTusⅡ下進(jìn)行編程和調(diào)試。系統(tǒng)基本結(jié)構(gòu)如圖1所示。

3 主要模塊功能介紹
3.1 SAA7113H圖像采集接口模塊
該模塊負(fù)責(zé)視頻圖像的采集并將模擬視頻信號轉(zhuǎn)換為數(shù)字視頻信號,為后面的視頻處理做準(zhǔn)備。該模塊與SAA7113H的VPO數(shù)據(jù)總線、RTS0、RTS1、及LLC相連,RTS0和RTS1分別配置為行同步和場同步信號,只有在這兩個信號同時有效時,輸出數(shù)據(jù)是有效圖像數(shù)據(jù),否則是消隱信號。有效的視頻信號分為奇數(shù)場和偶數(shù)場,共576行有效數(shù)據(jù),其中奇數(shù)場有效數(shù)據(jù)為23~310行,偶數(shù)場有效數(shù)據(jù)為336~623行,其余
為垂直控制信號。
SAA7113H的VP0總線輸出數(shù)據(jù)的頻率是27 MHz,在每個LLC的上升沿輸出1 Byte有效數(shù)據(jù)。標(biāo)準(zhǔn)ITU YUV 4:2:2格式視頻信號的每個像素都有各自的亮度分量Y,每兩個相鄰的像素公用一對的色差數(shù)據(jù)Cb和Cr。在存儲像素數(shù)據(jù)時,可認(rèn)為每兩個連續(xù)字節(jié)表示一個像素,當(dāng)需要格式轉(zhuǎn)換或進(jìn)行其他的處理時,要一次提取兩個相鄰的像素的數(shù)據(jù),進(jìn)行相應(yīng)處理。其中,每行有數(shù)據(jù)864個采樣點中有效數(shù)據(jù)720個,消隱期間數(shù)據(jù)144個。在完整的一幀圖像數(shù)據(jù)中第一場的消隱EAV為FF 00 00 BX,第一場消隱SAV為FF 00 00 AX;第一場有效數(shù)據(jù)SAV為FF 00 00 8X,有效數(shù)據(jù)EAV為FF 00 00 9X,其他場類推。奇數(shù)場有效數(shù)據(jù)階段的SAV為“FF 00 00 80”,偶數(shù)場有效數(shù)據(jù)階段的SAV為“FF 00 00 C7”。在每個時鐘的上升沿讀取8位數(shù)據(jù),當(dāng)檢測到一行數(shù)據(jù)的開始標(biāo)志FF 00 00 XY時,檢測到SAV或EAV信號,提取H、F、V信號。然后開始對圖像數(shù)據(jù)進(jìn)行解碼,根據(jù)8位數(shù)據(jù)自帶的信息,判斷該數(shù)據(jù)是Y、Cb還是Cr,從而得到Y(jié)、Cb、Cr各分量。
3.2 I2C總線配置模塊
該模塊通過I2C總線協(xié)議對SAA7113H進(jìn)行配置,時鐘頻率為20 kHz。通過該模塊完成SAA7113H配置。配置模塊如圖2所示。


其中,inICio_conf信號表示啟動對SAA7113H進(jìn)行配置,高電平有效。clk為時鐘信號。reset為外部復(fù)位信號高電平有效。SCL和SDA為SAA7113H配置信號。CONFIGURACION_OK表示解碼芯片配置好以后輸出一個控制信號給控制模塊,以啟動數(shù)據(jù)采集。
SAA7113H的寄存器地址從00H開始,只有01H~05H前端輸入配置部分,06H~13H、15H~17H解碼部分,40H~60H常規(guī)分離數(shù)據(jù)部分,這些可讀寫,其余為保留地址或只讀寄存器,將需要配置的寄存器數(shù)據(jù)存在查找表con_data中,并用count表示當(dāng)前對哪個寄存器配置,配置時逐個寫入寄存器。


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