利用高集成度時鐘系統(tǒng)芯片代替?zhèn)鹘y(tǒng)分離時鐘設(shè)計(jì)

2. 低輸出偏斜，其典型輸出偏斜小于50ps，并可以完成ZDB功能。

3. 低抖動，其典型抖動的峰-峰值小于70ps。

4. 輸入端共有兩組，可以完成主備時鐘源的切換。每組輸入端都支持單端的LVTTL、LVCMOS、SSTL、HSTL或差分的LVDS、LVPECL、差分HSTL、差分SSTL等輸入電平標(biāo)準(zhǔn)。內(nèi)嵌高精度可編程匹配電阻，調(diào)整范圍從40歐姆到70歐姆。

5. 最多可以達(dá)到獨(dú)立的20路時鐘輸出，或者配對為10路差分時鐘輸出。具備20路時鐘輸出的芯片標(biāo)號為ispClock 5520，另有一款具備10路獨(dú)立輸出的芯片為ispClock 5510，以滿足用戶的不同需求。時鐘輸出也支持單端的LVTTL、LVCMOS、SSTL、HSTL或差分的LVDS、LVPECL、差分HSTL、差分SSTL等輸入電平標(biāo)準(zhǔn)。并內(nèi)嵌高精度可編程匹配電阻，調(diào)整范圍從40歐姆到70歐姆。

6. 高精度PLL，芯片內(nèi)嵌一個完整的高精度、低噪聲的PLL，配合5位數(shù)字分頻器，可以完成高精度、低噪聲的小數(shù)級頻率變換。

7. 精確可編程移相。輸出端的所有信號都可以單獨(dú)進(jìn)行相位調(diào)整，分為粗精度調(diào)整和高精度調(diào)整兩種模式，調(diào)整幅度最大達(dá)到＋/－12ns，分16步調(diào)整，調(diào)整步幅最小為195ps。這一點(diǎn)非常重要，因?yàn)橥较到y(tǒng)對時鐘和數(shù)據(jù)的關(guān)系有嚴(yán)格的需求，時鐘采樣必須滿足設(shè)置和保持時間，所以在時鐘布線前往往需要根據(jù) IBIS或者SPICE模型仿真，并在PCB上對時鐘線進(jìn)行等長鋸齒繞線。且不論這個步驟如如何的煩瑣，如果因?yàn)闀r序仿真不夠精確或者設(shè)計(jì)修改，這時再想進(jìn)行時鐘的偏斜調(diào)整就非常困難，所以時鐘的偏斜調(diào)整是時鐘設(shè)計(jì)與調(diào)試中最令人頭痛的事情之一。而這款芯片的“精確可編程移相”功能，將設(shè)計(jì)者從煩瑣的時鐘仿真、繞線等調(diào)整手段解放出來，使時鐘的設(shè)計(jì)和調(diào)試簡單易行。

8. 靈活的輸出參數(shù)調(diào)整。每路時鐘輸出除了可以進(jìn)行前面介紹的偏斜調(diào)整和電平標(biāo)準(zhǔn)匹配調(diào)整等功能外，還能進(jìn)行時鐘的擺幅，和時鐘的上升斜率等參數(shù)的調(diào)整。調(diào)整時鐘擺幅和沿斜率，使時鐘系統(tǒng)在滿足芯片要求的基礎(chǔ)上可以有效的減少高頻分量的輻射，降低單板的EMI，和時鐘或數(shù)據(jù)通路的串?dāng)_。

9. 內(nèi)置編程空間，可以存儲最多4套不同的時鐘配置方案，以滿足多種時鐘配置的靈活切換的需求。

10. 工作電壓為2.5或3.3V。可以通過JTAG口編程和在線調(diào)試。

本文總結(jié)

通過對其結(jié)構(gòu)功能的分析，可以清晰的看到該系列時鐘芯片單片即可取代傳統(tǒng)的由FS、FTG、時鐘緩沖器、ZDB等眾多分立器件組成的時鐘系統(tǒng)解決方案。

該芯片使時鐘的設(shè)計(jì)方法非常簡便，用戶界面良好，軟件實(shí)現(xiàn)了所見即所得。通過Lattice提供的SOC系列設(shè)計(jì)軟件ispPAC Designer(版本需3.0以上)，用戶可以方便地通過圖形界面設(shè)計(jì)時鐘方案的參數(shù)，并可對完成配置的芯片進(jìn)行仿真。最后通過JTAG口自動識別與下載配置。