Cadence端到端方案為UPEK整合芯片流程

2009年3月4日，Cadence設(shè)計(jì)系統(tǒng)公司今天宣布生物指紋安全解決方案領(lǐng)先廠商UPEK?, Inc.已經(jīng)整合其設(shè)計(jì)流程，并選擇Cadence?作為其全芯片數(shù)字、模擬與混合信號(hào)設(shè)計(jì)的唯一全套供應(yīng)商。此舉再次肯定了Cadence在為當(dāng)今最具創(chuàng)新產(chǎn)品提供端到端設(shè)計(jì)解決方案方面的領(lǐng)先地位。

除了繼續(xù)使用Cadence定制IC設(shè)計(jì)解決方案外，UPEK已經(jīng)將其全芯片設(shè)計(jì)解決方案整合，并轉(zhuǎn)為Cadence的端到端解決方案，包括Cadence定制IC解決方案、Incisive? Design Team Simulator、Virtuoso? Multi-Mode Simulation，以及Virtuoso? Digital Implementation，包含Cadence Digital Implementation 系統(tǒng)、Encounter? RTL Compiler和SoC Encounter等。這些面向數(shù)字實(shí)現(xiàn)、模擬與混合信號(hào)全芯片設(shè)計(jì)的完整Cadence解決方案已經(jīng)被UPEK所使用，幫助其獲得一次性芯片成功以及從領(lǐng)先的指紋安全I(xiàn)C到可預(yù)測(cè)性地實(shí)現(xiàn)量產(chǎn)。

“通過采用這些來自Cadence的完整解決方案，我們能夠?qū)崿F(xiàn)無縫的設(shè)計(jì)流程，”UPEK新加坡設(shè)計(jì)中心主管Keng-Sonn Yap說。“Cadence工具間進(jìn)行集成的簡(jiǎn)易性讓我們能夠縮短上市時(shí)間，加快消費(fèi)產(chǎn)品與工業(yè)產(chǎn)品的充滿挑戰(zhàn)性的芯片設(shè)計(jì)。這次整合還讓我們能夠?qū)①Y源集中到基于硅片的技術(shù)與應(yīng)用創(chuàng)新，并提高工程的總體效率。”

“在亞太和其他地區(qū)，企業(yè)需要改善其整個(gè)設(shè)計(jì)方法學(xué)，通過在設(shè)計(jì)環(huán)境中提高可預(yù)測(cè)性、穩(wěn)定性和可靠性，以降低風(fēng)險(xiǎn)，并及時(shí)投放市場(chǎng)，”Cadence公司亞太區(qū)總裁兼公司副總裁Lung Chu說。“我們已經(jīng)在涵蓋從架構(gòu)層面到實(shí)現(xiàn)與簽收的芯片、封裝與電路板設(shè)計(jì)等技術(shù)集成方面投入了大量成本，這些都讓我們的客戶能夠?qū)崿F(xiàn)可預(yù)測(cè)的以及高效率的市場(chǎng)投放。”

Encounter Digital Implementation 系統(tǒng)擴(kuò)充了設(shè)計(jì)師信賴的經(jīng)過生產(chǎn)驗(yàn)證的Encounter技術(shù)，改良且重新定義了數(shù)字設(shè)計(jì)與實(shí)現(xiàn)。它為扁平式和層級(jí)式數(shù)字設(shè)計(jì)提供了一種集中的、高性能的高級(jí)設(shè)計(jì)閉合與簽收解決方案，同時(shí)也解決了低功耗、混合信號(hào)和高級(jí)節(jié)點(diǎn)實(shí)現(xiàn)的最新需要。同理，Cadence Virtuoso定制設(shè)計(jì)技術(shù)讓很多定制IC設(shè)計(jì)方面的常規(guī)任務(wù)可以自動(dòng)進(jìn)行，讓工程師能夠?qū)Ｗ⒂谄湓O(shè)計(jì)的差別化。