FPGA 時(shí)序收斂

　　雖然設(shè)計(jì)人員極其重視編碼和仿真，但是他們對(duì)芯片在 FGPA 中的內(nèi)部操作卻知之甚少，這是情有可原的。因此，不正確的邏輯綜合和時(shí)序問(wèn)題（而非邏輯錯(cuò)誤）成為大多數(shù)邏輯故障的根源。

　　但是，只要設(shè)計(jì)人員措施得當(dāng)，就能輕松編寫(xiě)出能夠創(chuàng)建可預(yù)測(cè)、可靠邏輯的 FPGA 代碼。

　　在 FPGA 設(shè)計(jì)過(guò)程中，需要在編譯階段進(jìn)行邏輯綜合與相關(guān)時(shí)序收斂。而包括 I/O 單元結(jié)構(gòu)、異步邏輯和時(shí)序約束等眾多方面，都會(huì)對(duì)編譯進(jìn)程產(chǎn)生巨大影響，致使其每一輪都會(huì)在工具鏈中產(chǎn)生不同的結(jié)果。為了更好、更快地完成時(shí)序收斂，我們來(lái)進(jìn)一步探討如何消除這些差異。

　　I/O 單元結(jié)構(gòu)

　　所有 FPGA 都具有可實(shí)現(xiàn)高度定制的 I/O 引腳。定制會(huì)影響到時(shí)序、驅(qū)動(dòng)強(qiáng)度、終端以及許多其它方面。如果您未明確定義 I/O 單元結(jié)構(gòu)，則您的工具鏈往往會(huì)采用您預(yù)期或者不希望采用的默認(rèn)結(jié)構(gòu)。如下 VHDL 代碼的目的是采用“sda: inout STd_logic;”聲明創(chuàng)建一個(gè)稱(chēng)為 sda 的雙向 I/O 緩沖器。

　　tri_state_proc : PROCESS (sys_clk)

　　BEGIN

　　if rising_edge(sys_clk) then

　　if (enable_in = ‘1’) then

　　sda = data_in;

　　else

　　data_out = sda;

　　sda = ‘Z’;

　　end if;

　　end if;

　　END PROCESS tri_state_proc;

圖1 – FPGA 編輯器視圖顯示了部分雙向I/O散布在I/O緩沖器之外。

　　當(dāng)綜合工具發(fā)現(xiàn)這組代碼時(shí)，其中缺乏如何實(shí)施雙向緩沖器的明確指示。因此，工具會(huì)做出最合理的猜測(cè)。

　　實(shí)現(xiàn)上述任務(wù)的一種方法是，在 FPGA 的 I/O 環(huán)上采用雙向緩沖器（事實(shí)上，這是一種理想的實(shí)施方式）。另一種選擇是采用三態(tài)輸出緩沖器和輸入緩沖器，二者都在查詢表 (LUT) 邏輯中實(shí)施。最后一種可行方法是，在 I/O 環(huán)上采用三態(tài)輸出緩沖器，同時(shí)在 LUT 中采用輸入緩沖器，這是大多數(shù)綜合器選用的方法。這三種方法都可以生成有效邏輯，但是后兩種實(shí)施方式會(huì)在I/O 引腳與 LUT 之間傳輸信號(hào)時(shí)產(chǎn)生更長(zhǎng)的路由延遲。此外，它們還需要附加的時(shí)序約束，以確保時(shí)序收斂。FPGA 編輯器清晰表明：在圖 1 中，我們的雙向 I/O 有一部分散布在 I/O 緩沖器之外。

　　教訓(xùn)是切記不要讓綜合工具猜測(cè)如何實(shí)施代碼的關(guān)鍵部分。即使綜合后的邏輯碰巧達(dá)到您的預(yù)期，在綜合工具進(jìn)入新版本時(shí)情況也有可能發(fā)生改變。應(yīng)當(dāng)明確定義您的 I/O 邏輯和所有關(guān)鍵邏輯。以下 VHDL 代碼顯示了如何采用 Xilinx? IOBUF 原語(yǔ)對(duì) I/O 緩沖器進(jìn)行隱含定義。另外需要注意的是，采用相似方式明確定義緩沖器的所有電氣特性。

　　sda_buff: IOBUF

　　generic map (IOSTANDARD => "LVCMOS25",

　　IFD_DELAY_VALUE => "0", DRIVE => 12,

　　SLEW => "SLOW")

　　port map(o=> data_out, io=> sda,

　　i=> data_in, t=> enable_in);

　　異步邏輯的劣勢(shì)

　　異步代碼會(huì)產(chǎn)生難以約束、仿真及調(diào)試的邏輯。異步邏輯往往產(chǎn)生間歇性錯(cuò)誤，而且這些錯(cuò)誤幾乎無(wú)法重現(xiàn)。另外，無(wú)法生成用于檢測(cè)異步邏輯所導(dǎo)致的錯(cuò)誤的測(cè)試平臺(tái)。

　　雖然異步邏輯看起來(lái)可能容易檢測(cè)，但是，事實(shí)上它經(jīng)常不經(jīng)檢測(cè)；因此，設(shè)計(jì)人員必須小心異步邏輯在設(shè)計(jì)中隱藏的許多方面。所有鐘控邏輯都需要一個(gè)最短建立與保持時(shí)間，而且這一點(diǎn)同樣適用于觸發(fā)器的復(fù)位輸入。以下代碼采用異步復(fù)位。在此無(wú)法為了滿足觸發(fā)器的建立與保持時(shí)間需求而應(yīng)用時(shí)序約束。

　　data_proc : PROCESS (sys_clk,reset)

　　BEGIN

　　if (reset = ‘1’) then

　　data_in = ‘0’;

　　elsif rising_edge(sys_clk) then

　　data_in = serial_in;

　　end if;

　　END PROCESS data_proc;

　　下列代碼采用同步復(fù)位。但是，大多數(shù)系統(tǒng)的復(fù)位信號(hào)都可能是按鍵開(kāi)關(guān)，或是與系統(tǒng)時(shí)鐘無(wú)關(guān)的其它信號(hào)源。盡管復(fù)位信號(hào)大部分情況是靜態(tài)的，而且長(zhǎng)期處于斷言或解除斷言狀態(tài)，不過(guò)其水平仍然會(huì)有所變化。相當(dāng)于系統(tǒng)時(shí)鐘上升沿，復(fù)位解除斷言可以違反觸發(fā)器的建立時(shí)間要求，而對(duì)此無(wú)法約束。

　　data_proc : PROCESS (sys_clk)

　　BEGIN

　　if rising_edge(sys_clk) then

　　if (reset = ‘1’) then

　　data_in = ‘0’;

　　else

　　data_in = serial_in;

　　end if;

　　end if;

　　END PROCESS data_proc;

　　只要我們明白無(wú)法直接將異步信號(hào)饋送到我們的同步邏輯中，就很容易解決這個(gè)問(wèn)題。以下代碼創(chuàng)建一個(gè)稱(chēng)為 sys_reset 的新復(fù)位信號(hào)，其已經(jīng)與我們的系統(tǒng)時(shí)鐘 sys_clk 同步化。在異步邏輯采樣時(shí)會(huì)產(chǎn)生亞穩(wěn)定性問(wèn)題。我們可以采用與階梯的前幾級(jí)進(jìn)行了’與’運(yùn)算的梯形采樣降低此問(wèn)題的發(fā)生幾率。

　　data_proc : PROCESS (sys_clk)

　　BEGIN

　　if rising_edge(sys_clk) then

　　reset_1 = reset;

　　reset_2 = reset_1 and reset;

　　sys_reset = reset_2 and reset_1

　　and reset;

　　end if;

　　if rising_edge(sys_clk) then

　　if (sys_reset = ‘1’) then

　　data_in = ‘0’;

　　else

　　data_in = serial_in;

　　end if;

　　end if;

　　END PROCESS data_proc;

　　至此，假定您已經(jīng)慎重實(shí)現(xiàn)了所有邏輯的同步化。不過(guò)，如果您不小心，則您的邏輯很容易與系統(tǒng)時(shí)鐘脫節(jié)。切勿讓您的工具鏈?zhǔn)褂孟到y(tǒng)時(shí)鐘所用的本地布線資源。那樣做的話您就無(wú)法約束自己的邏輯。切記要明確定義所有的重要邏輯。

　　以下 VHDL 代碼采用賽靈思 BUFG 原語(yǔ)強(qiáng)制 sys_clk 進(jìn)入驅(qū)動(dòng)低延遲網(wǎng)絡(luò) (low-skew net) 的專(zhuān)用高扇出緩沖器。

　　gclk1: BUFG port map (I => sys_clk,O

　　=> sys_clk_bufg);

　　data_proc : PROCESS (sys_clk_bufg)

　　BEGIN

　　if rising_edge(sys_clk_bufg) then

　　reset_1 = reset;

　　reset_2 = reset_1 and reset;

　　sys_reset = reset_2 and reset_1

　　and reset;

　　end if;

　　if rising_edge(sys_clk_bufg) then

　　if (sys_reset = ‘1’) then

　　data_in = ‘0’;

　　else

　　data_in = serial_in;

　　end if;

　　end if;

　　END PROCESS data_proc;

　　某些設(shè)計(jì)采用單個(gè)主時(shí)鐘的分割版本來(lái)處理反序列化數(shù)據(jù)。以下 VHDL 代碼（nibble_proc進(jìn)程）舉例說(shuō)明了按系統(tǒng)時(shí)鐘頻率的四分之一采集的數(shù)據(jù)。

　　data_proc : PROCESS (sys_clk_bufg)

　　BEGIN

　　if rising_edge(sys_clk_bufg) then

　　reset_1 = reset;

　　reset_2 = reset_1 and reset;

　　sys_reset = reset_2 and reset_1

　　and reset;

　　end if;

　　if rising_edge(sys_clk_bufg) then

　　if (sys_reset = ‘1’) then

　　two_bit_counter = "00";

　　divide_by_4 = ‘0’;

　　nibble_wide_data = "0000";

　　else

　　two_bit_counter

　　= two_bit_counter + 1;

　　divide_by_4 = two_bit_counter(0) and

　　two_bit_counter(1);

　　nibble_wide_data(0)

　　= serial_in;

　　nibble_wide_data(1)

　　= nibble_wide_data(0);

　　nibble_wide_data(2)

　　= nibble_wide_data(1);

　　nibble_wide_data(3)

　　= nibble_wide_data(2);

　　end if;

　　end if;

　　END PROCESS data_proc;

　　nibble_proc : PROCESS (divide_by_4)

　　BEGIN

　　if rising_edge(divide_by_4) then

　　if (sys_reset = ‘1’) then

　　nibble_data_in = "0000";

　　else

　　nibble_data_in

　　= nibble_wide_data;

　　end if;

　　end if;

　　END PROCESS nibble_proc;

　　看起來(lái)好像一切都已經(jīng)同步化，但是 nibble_proc 采用乘積項(xiàng) divide_by_4 對(duì)來(lái)自時(shí)鐘域sys_clk_bufg 的 nibble_wide_data 進(jìn)行采樣。由于路由延遲，divde_by_4 與 sys_clk_bufg 之間并無(wú)明確的相位關(guān)系。將 divide_by_4 轉(zhuǎn)移到 BUFG 也于事無(wú)補(bǔ)，因?yàn)榇诉M(jìn)程會(huì)產(chǎn)生路由延遲。解決方法是將 nibble_proc 保持在 sys_clk_bufg 域，并且采用 divide_by_4 作為限定符，如下所示。

　　nibble_proc : PROCESS (sys_clk_bufg)

　　BEGIN

　　if rising_edge(sys_clk_bufg) then

　　if (sys_reset = ‘1’) then

　　nibble_data_in = "0000";

　　elsif (divide_by_4 = ‘1’) then

　　nibble_data_in

　　= nibble_wide_data;

　　end if;

　　end if;

　　END PROCESS nibble_proc

　　時(shí)序約束的重要性

　　如果您希望自己的邏輯正確運(yùn)行，則必須采用正確的時(shí)序約束。如果您已經(jīng)慎重確保代碼全部同步且注冊(cè)了全部 I/O，則這些步驟可以顯著簡(jiǎn)化時(shí)序收斂。在采用上述代碼并且假定系統(tǒng)時(shí)鐘為100MHz 時(shí)，則只需四行代碼就可以輕松完成時(shí)序約束文件，如下所示：

　　NET sys_clk_bufg TNM_NET =

　　sys_clk_bufg;

　　TIMESPEC TS_sys_clk_bufg = PERIOD

　　sys_clk_bufg 10 ns HIGH 50%;

　　FFSET = IN 6 ns BEFORE sys_clk;

　　FFSET = OUT 6 ns AFTER sys_clk;

　　請(qǐng)注意：賽靈思 FPGA 中 I/O 注冊(cè)邏輯的建立與保持時(shí)間具有很高的固定性，在一個(gè)封裝中切勿有太大更改。但是，我們?nèi)匀徊捎盟鼈?，主要用作可確保設(shè)計(jì)符合其系統(tǒng)參數(shù)的驗(yàn)證步驟。

　　三步簡(jiǎn)單操作

　　僅需遵循以下三步簡(jiǎn)單操作，設(shè)計(jì)人員即可輕松實(shí)施可靠的代碼。

　　? 切勿讓綜合工具猜測(cè)您的預(yù)期。采用賽靈思原語(yǔ)對(duì)所有 I/O 引腳和關(guān)鍵邏輯進(jìn)行明確定義。確保定義 I/O 引腳的電氣特性；

　　? 確保邏輯 100% 同步，并且讓所有邏輯參考主時(shí)鐘域；

　　? 應(yīng)用時(shí)序約束確保時(shí)序收斂。

　　只要遵循上述三個(gè)步驟，您就能夠消除綜合與時(shí)序?qū)е碌牟町?。掃除這兩個(gè)主要障礙會(huì)讓您獲得具有 100% 可靠性的代碼。