基于FPGA的PCM3032路系統(tǒng)信號(hào)同步數(shù)字復(fù)接設(shè)計(jì)
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3 基于FPGA的同步數(shù)字復(fù)接系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)
根據(jù)系統(tǒng)實(shí)現(xiàn)功能要求的特征，本文以Verilog HDL硬件描述語(yǔ)言為基礎(chǔ)對(duì)電路進(jìn)行功能描述，建立FPGA模型，利用綜合仿真設(shè)計(jì)工具QuartusⅡ8．0對(duì)復(fù)用端和分解端分別進(jìn)行系統(tǒng)功能仿真、綜合布局布線，并結(jié)合仿真波形結(jié)果，分析說(shuō)明系統(tǒng)功能實(shí)現(xiàn)的正確性。
3．1 復(fù)用端電路設(shè)計(jì)原理
復(fù)用端主要由定時(shí)時(shí)鐘輸入、時(shí)鐘分頻和復(fù)接模塊組成，電路原理框圖如圖3所示。定義一路8 MHz的定時(shí)時(shí)鐘輸入信號(hào)CLK8和4路2 048 Kb／s的PCM基群信號(hào)a，b，c，d為支路輸入。定時(shí)時(shí)鐘通過(guò)分頻產(chǎn)生一路2 MHz的模塊內(nèi)部時(shí)鐘信號(hào)，并由模塊內(nèi)部邏輯產(chǎn)生一路LD控制信號(hào)。復(fù)接器主要完成功能為在2 MB時(shí)鐘控制下，接受支路輸入的基群碼元信號(hào)，每接收到8個(gè)碼元信號(hào)后將其分別鎖存在4個(gè)支路鎖存器re-ga，regb，regc和regd中，然后在LD控制下將其搬移到32位并入串出移位寄存器，同時(shí)在8 MHz時(shí)鐘信號(hào)控制下串行輸入經(jīng)過(guò)復(fù)用的8 196 Kb高速信號(hào)e，其中LD信號(hào)的周期被設(shè)計(jì)為PCM信號(hào)的一個(gè)時(shí)隙間隔，系統(tǒng)利用時(shí)鐘的同步性可實(shí)現(xiàn)4路低速支路輸入和一路高速串行輸出，電路原理結(jié)構(gòu)圖如圖3所示。
3．2 復(fù)用端功能仿真結(jié)果分析
利用QuartusⅡ進(jìn)行綜合仿真后，加載波形進(jìn)行功能仿真分析。由于一幀信號(hào)碼元信息太多，為了便于分析，對(duì)仿真結(jié)果截取了一個(gè)LD周期，也即一個(gè)時(shí)隙的碼元信號(hào)復(fù)用情況。CLK2時(shí)鐘上升沿采集支路某一時(shí)隙碼元信號(hào)并存入鎖存器，為方便表示，利用十六進(jìn)制數(shù)據(jù)表示信號(hào)某時(shí)刻狀態(tài)值，如圖4所示。
LD上升沿到來(lái)時(shí)刻，支路寄存器采集到的一個(gè)時(shí)隙碼元信號(hào)情況值為：rega=10010010B(92H)；regb=11010101B(D5H)；regc=11000110B(C6H)；regd=11010100B(D4H)。經(jīng)過(guò)時(shí)分同步復(fù)用后的高速輸出信號(hào)為：e=10010010110101011100011011010100B(92D5C6D4H)，信道傳輸速率提高了4倍。碼元信號(hào)復(fù)用過(guò)程及仿真波形示意如圖4所示。
3．3 分解端電路設(shè)計(jì)原理
在分解端，8 MHz高速串行信號(hào)e首先經(jīng)過(guò)同步時(shí)鐘提取模塊，根據(jù)串行數(shù)據(jù)的內(nèi)部特點(diǎn)，利用數(shù)字鎖相環(huán)等技術(shù)提取出和發(fā)送端同頻、同相的時(shí)鐘信號(hào)CLK8，然后經(jīng)過(guò)幀同步檢測(cè)模塊，建立狀態(tài)機(jī)對(duì)串行數(shù)據(jù)中的TS0時(shí)隙的幀同步碼元進(jìn)行檢測(cè)；這樣保證了接收端能夠準(zhǔn)確無(wú)誤的恢復(fù)發(fā)送端的數(shù)據(jù)。對(duì)于高速數(shù)據(jù)分解為4路支路信號(hào)的電路原理剛好和復(fù)用端相反，如圖5所示。
3．4 分解端功能仿真結(jié)果分析
與復(fù)接端相反，利用CLKS高頻時(shí)鐘讀取串行e的碼元信號(hào)到鎖存器rege中，LD信號(hào)為內(nèi)部邏輯產(chǎn)生的控制信號(hào)，負(fù)責(zé)碼元分解搬移。由于一幀信號(hào)容量過(guò)大，故截取了某幀內(nèi)的一個(gè)時(shí)隙以便于觀察分解還原功能的實(shí)現(xiàn)，在32個(gè)CLK8時(shí)鐘周期內(nèi)從串行輸入數(shù)據(jù)e采集到的碼
元信號(hào)鎖存在rege移位寄存器中，如圖6所示，rege=11100111001110011100111001110011B(E739CE73H)，從波形圖上可見(jiàn)分解后的支路鎖存實(shí)時(shí)狀態(tài)值為：rega=111001 11B(E7H)；regb=OO11l001B(39H)；regc=11001110B(CEH)；regd=01110011B(73H)，而恢復(fù)出4個(gè)支路的時(shí)隙碼元信號(hào)為：a：11100111；b：00111001；c：11001110；d：01110011。分解過(guò)程及其信號(hào)分解還原波形如圖6所示。
4 結(jié)語(yǔ)
本文主要依據(jù)PCM30／32基群信號(hào)的特點(diǎn)，結(jié)合FPGA建模仿真，利用QuartusⅡ8．0仿真綜合軟件，實(shí)現(xiàn)4路低速信號(hào)的同步時(shí)分復(fù)用，提高信號(hào)傳輸效率；并在分解端將其分解還原為4路原始信號(hào)。功能仿真結(jié)果正確，在允許的信號(hào)延時(shí)下實(shí)現(xiàn)了系統(tǒng)主要功能。系統(tǒng)基于FPGA的設(shè)計(jì)，便于功能修改和擴(kuò)展，只需實(shí)時(shí)修改內(nèi)部參數(shù)即可。
評(píng)論