一種基于FPGA的信道化接收機(jī)的研究與設(shè)計

　　4 測試結(jié)果

　　系統(tǒng)輸入測試信號為單頻正弦信號，VPP為1 V，信號經(jīng)過AD采樣，DDC，信道化后，數(shù)據(jù)結(jié)果經(jīng)過PCI上傳給PC機(jī)作分析和顯示。

　　用Microsoft Visual C++6．0制作的界面中：橫坐標(biāo)是信道號，縱坐標(biāo)是歸一化功率值(dB)，以數(shù)據(jù)形式顯示的內(nèi)容有：信號功率最大值對應(yīng)的信道號、子信道輸出相對于輸入幅度的dB值以及相鄰的兩個信道的dB值。如圖4和圖5所示，輸入信號頻率分別為70 MHz，70．025 MHz，經(jīng)過信道化后，在對應(yīng)的信道號上都能輸出譜線，頻率分辨率達(dá)到25 kHz。經(jīng)過多次重復(fù)測試，系統(tǒng)對相鄰信道的帶外抑制都達(dá)到55 dB以上。

　　5 結(jié)論

　　該系統(tǒng)主要器件包括AD6645、EP2S60，其中AD6654實現(xiàn)ADC，EP2S60負(fù)責(zé)系統(tǒng)控制、通信、算法實現(xiàn)，最終來實現(xiàn)了信道化接收功能。因此，該系統(tǒng)具有高度的靈活性和很強(qiáng)的通用性，可通過軟件的重載或升級完成不同指標(biāo)要求、不同模式的系統(tǒng)結(jié)構(gòu)。在多板連接時，可以構(gòu)成一個更大的陣列系統(tǒng)，可以用于DOA和DBF。