應(yīng)用EDA仿真技術(shù)解決FPGA設(shè)計(jì)開發(fā)中故障的方法

　　在仿真環(huán)境中復(fù)現(xiàn)bug波形如圖5所示。

　　圖5 ModelSim環(huán)境下復(fù)現(xiàn)的出錯(cuò)數(shù)據(jù)

　　把圖5和圖1進(jìn)行比較，可見通過這種方法我們?cè)诜抡姝h(huán)境下建立了bug出錯(cuò)時(shí)的環(huán)境，得到相同的輸出出錯(cuò)數(shù)據(jù)。

　?、坌薷某绦蚝笤诜抡姝h(huán)境驗(yàn)證修改是否成功

　　修改程序后，我們只要使用同樣的環(huán)境進(jìn)行仿真，并且有針對(duì)性的觀察bug是否解決。本例中出現(xiàn)bug的原因是使用了異步FIFO，改成同步 FIFO后，問題應(yīng)該就會(huì)解決，我們可以通過仿真驗(yàn)證。修改程序后仿真的波形如圖6所示。

　　圖6 修改程序后相同條件下的輸出數(shù)據(jù)

　　由圖6可見，修改后相同的條件FIFO讀出4個(gè)數(shù)，說明沒有讀空，符合要求，bug解決。圖7為版本編譯后上板使用SignalTap抓取的信號(hào)波形，以作比較。

　　圖7 修改程序后SignalTap抓的信號(hào)

　　比較后易見，波形完全相同，說明方法可行。

　　總結(jié)

　　文中描述的方法可針對(duì)各種的故障的解決。在故障出現(xiàn)時(shí)，只需定位出錯(cuò)的模塊，這些模塊內(nèi)嵌一些子模塊也無妨；抓信號(hào)時(shí)將故障模塊的輸入輸出信號(hào)抓出即可；利用輸入信號(hào)重建故障環(huán)境，若仿真輸出信號(hào)和所抓輸出信號(hào)相同，說明故障環(huán)境建立正確；用這個(gè)仿真平臺(tái)就可以具體定位是哪個(gè)子模塊、哪個(gè)信號(hào)出錯(cuò)，而不需要在SignalTap中把這些信號(hào)抓出來；并且在修改代碼后可以驗(yàn)證是否修改成功，節(jié)省時(shí)間，很明確的證明故障真的被解決了，事半功倍。