一種基于FPGA的立體視頻轉(zhuǎn)換系統(tǒng)研究設(shè)計(jì)

　　2.1 DVI輸入輸出

　　DVI輸入輸出控制，一方面根據(jù)同步信號(hào)采集視頻數(shù)據(jù)；另一方面要根據(jù)輸入信號(hào)生成輸出信號(hào)，包括行同步(HSYNC)、場(chǎng)同步(VSYNC)、數(shù)據(jù)有效信號(hào)(DE)等。以輸入視頻信號(hào)1 280×1 024@60Hz為例，根據(jù)VESA(Video Electronics Standards Association)標(biāo)準(zhǔn)，此時(shí)像素時(shí)鐘fp=108 MHz，每一行信號(hào)期間，當(dāng)DE信號(hào)為高電平時(shí)，數(shù)據(jù)有效。于是可以在檢測(cè)到DE信號(hào)的上升沿后開(kāi)始采集數(shù)據(jù)，而在DE轉(zhuǎn)為低電平后停止數(shù)據(jù)的采集。采集的數(shù)據(jù)寫(xiě)入SRAM，SRAM地址由同步信號(hào)解碼產(chǎn)生。

　　為了精確生成輸出DVI的同步信號(hào)，需要在采集DVI輸入數(shù)據(jù)的同時(shí)統(tǒng)計(jì)輸入信號(hào)各個(gè)特征脈沖維持的時(shí)鐘數(shù)。圖4所示為以行為單位統(tǒng)計(jì)場(chǎng)同步信號(hào)的參數(shù)。輸出端在根據(jù)統(tǒng)計(jì)參數(shù)生成DVI同步信號(hào)的同時(shí)，當(dāng)輸出信號(hào)的DE為高電平時(shí)，從輸出SRAM讀取相應(yīng)的數(shù)據(jù)送到數(shù)據(jù)總線(xiàn)。

　　2.2 數(shù)據(jù)緩沖

　　數(shù)據(jù)緩沖是整個(gè)設(shè)計(jì)的關(guān)鍵。數(shù)據(jù)的存儲(chǔ)緩沖是信號(hào)處理中通常會(huì)遇到的問(wèn)題。視頻信號(hào)的緩沖，由于其數(shù)據(jù)量大，使得對(duì)存儲(chǔ)器的容量和速度都提出了比較高的要求。當(dāng)系統(tǒng)工作在1 600×1 200@60 Hz的最大分辨率時(shí)，存儲(chǔ)一幀數(shù)據(jù)所需的容量是d0=1 600×1 200×3 B=5.49 MB，此時(shí)的數(shù)據(jù)率為d=d0×60=329.59 MB/s，這要求存儲(chǔ)器具有大容量和足夠快的速度。常用的數(shù)據(jù)緩沖方法有FIFO、雙端口RAM和乒乓操作3種。

　　FIFO的使用非常簡(jiǎn)單，缺點(diǎn)是只能順序讀寫(xiě)，并且容量較小。雙端口RAM可以做隨機(jī)存取，且速度很快，然而SRAM的價(jià)格昂貴，容量通常在幾百Kbit到幾Mbit大小，所以也不適合做大容量的存儲(chǔ)。而SDRAM有容量大且速度較快的優(yōu)點(diǎn)，所以采用SDRAM的乒乓操作既可以滿(mǎn)足視頻數(shù)據(jù)大容量的要求，又能滿(mǎn)足速度上的要求，是一種較好的方案。

　　綜合以上方案，同時(shí)根據(jù)輸入輸出數(shù)據(jù)時(shí)序上的相似性特點(diǎn)，本文提出了一種時(shí)分復(fù)用單片SDRAM的方案。該方案用一組SDRAM實(shí)現(xiàn)類(lèi)似“乒乓操作”的幀緩沖效果。

　　整個(gè)存儲(chǔ)緩沖的結(jié)構(gòu)如圖5所示。輸入輸出均采用兩級(jí)緩存的方式。其中第一級(jí)緩存可以存儲(chǔ)一行數(shù)據(jù)，采用FPGA片內(nèi)雙端口SRAM實(shí)現(xiàn)；二級(jí)緩存是可以存放完整兩幀數(shù)據(jù)的DDR SDRAM，作為主存儲(chǔ)器。