一種基于FPGA的復(fù)數(shù)浮點協(xié)方差矩陣實現(xiàn)

　　1．4 浮點復(fù)數(shù)乘累加器

　　1．4．1 復(fù)數(shù)乘法器

　　假設(shè)有兩個復(fù)數(shù)分別為a+jb和c+jd，這兩個數(shù)的乘積為：

　　復(fù)數(shù)乘法器的工作原理如圖3所示，其中所用到的加法、減法和乘法器都是基于浮點的運算。值得一提的是，在實現(xiàn)浮點加減法的時候，可以將尾數(shù)連同符號位轉(zhuǎn)化為變形補碼形式后再進行加減運算。這樣做的目的是方便判斷數(shù)據(jù)是否溢出(變形補碼判斷溢出的規(guī)則是：當(dāng)兩位符號位不同時表示溢出，否則無溢出。無論數(shù)據(jù)是否溢出，第一位符號位永遠代表真正的符號)，若溢出，則將尾數(shù)右歸，指數(shù)部分加1，若沒有溢出，則將尾數(shù)左歸(規(guī)格化)。浮點乘法相對較簡單，對應(yīng)階碼相加，尾數(shù)相乘可以采用定點小數(shù)的任何一種乘法運算來完成，只是在限定只取一倍字長時，乘積的若干低位將會丟失，引入誤差。

　　1．4．2 浮點復(fù)數(shù)乘累加器

　　以11個陣元的圓陣為例，實現(xiàn)串行處理方案的浮點復(fù)數(shù)乘累加器的原理如圖4所示，實部和虛部(雙通道)的乘累加器模塊工作原理一樣。

　　121階數(shù)據(jù)緩存器實際上就是121個數(shù)據(jù)鎖存器級聯(lián)形成的一個移位寄存器，初始狀態(tài)為零。當(dāng)浮點復(fù)數(shù)乘法器有輸出的時候，啟動數(shù)據(jù)緩存器與之進行加法操作，121個時鐘周期以后可以實現(xiàn)一次快拍采樣的矩陣?yán)奂?。累加清零信號由時序控制器給出，當(dāng)所有的快拍采樣點運算都結(jié)束之后，數(shù)據(jù)緩存器輸出累加結(jié)果(即協(xié)方差矩陣的運算結(jié)果)，同時控制器送出一個清零信號，清零121階數(shù)據(jù)緩存器。