一種基于PXI的高速數(shù)字化儀模塊的設(shè)計(jì)應(yīng)用

　　本設(shè)計(jì)中。A／D轉(zhuǎn)換器選用Mamix公司的MAXl215，該芯片是一款12 bit／250 Ms／s的高速A／D轉(zhuǎn)換器，它具有出色的SNR和SFDR特性，使用250 MHz差分采樣時(shí)鐘，接收差分輸入信號(hào)，輸出12位LVDS格式的差分?jǐn)?shù)字信號(hào)，提供差分同步時(shí)鐘信號(hào)。為了提高測(cè)試精度，單端的輸入信號(hào)需要轉(zhuǎn)換成差分模式后再送入A／D，增益調(diào)整及單端到差分轉(zhuǎn)換電路的局部如圖5所示?？紤]阻抗匹配問(wèn)題，在單端信號(hào)轉(zhuǎn)換為差分模式時(shí)，需要在2個(gè)差分線上串聯(lián)50 Ω的匹配電阻，作為LVDS信號(hào)的發(fā)送端。

　　在PCB的設(shè)計(jì)中，對(duì)差分線要進(jìn)行特別處理。差分線在走線區(qū)間內(nèi)的實(shí)際布線公差應(yīng)控制在5 mil內(nèi)；差分對(duì)內(nèi)兩條線之間的距離應(yīng)盡可能小，以使外部干擾為共模特征；要保證每個(gè)差分對(duì)內(nèi)的長(zhǎng)度相互匹配，以減少信號(hào)扭曲；采用電源層作為差分線的信號(hào)回路，因?yàn)殡娫雌矫嬗凶钚〉膫鬏斪杩梗梢杂行p少噪聲影響。圖6所示為本設(shè)計(jì)PCB的局部。

　　本設(shè)計(jì)中FPGA作為LVDS信號(hào)的接收端，首先需要將A／D輸入的LVDS差分?jǐn)?shù)據(jù)和同步時(shí)鐘信號(hào)轉(zhuǎn)換成單信號(hào)。此處選用了xilinx公司的VirtexⅡ-Pro系列FPGA，該系列的FPGA嵌入了高速I／O接口，能實(shí)現(xiàn)超高帶寬的系統(tǒng)芯片設(shè)計(jì)，支持LVDS、LVPECL等多種差分接口，適應(yīng)性很強(qiáng)，為高速數(shù)據(jù)接口提供了完善的解決方案。LVDS差分信號(hào)的接收可以通過(guò)例化IBUFDS_LVDS這個(gè)模塊來(lái)實(shí)現(xiàn)，同時(shí)在程序中設(shè)置使用內(nèi)部的匹配電阻，實(shí)現(xiàn)LVDS的阻抗匹配。差分時(shí)鐘信號(hào)由全局時(shí)鐘輸入腳接入FPGA，然后通過(guò)調(diào)用xFPGA特有的數(shù)字時(shí)鐘管理模塊(DCM)，將時(shí)鐘轉(zhuǎn)換成單信號(hào)并進(jìn)行分頻、移相等處理，作為后續(xù)處理的時(shí)鐘信號(hào)。

　　2．3 PXI接口設(shè)計(jì)

　　PXI是PCI在儀器領(lǐng)域的擴(kuò)展(PCI eXtensions for InstrumentaTIon)，它將CompactPCI規(guī)范定義的PCI總線技術(shù)發(fā)展成適用于試驗(yàn)、測(cè)量與數(shù)據(jù)采集場(chǎng)合應(yīng)用的機(jī)械、電氣和軟件規(guī)范，從而形成了新的虛擬儀器體系結(jié)構(gòu)。PXI模塊化儀器系統(tǒng)具備高速的性能，并與PCI保持兼容性，形成一種主流的虛擬儀器測(cè)試平臺(tái)。本設(shè)計(jì)中使用PCI9054進(jìn)行PXI接口硬件的設(shè)計(jì)，PCI9054是美國(guó)PLX公司生產(chǎn)的一款32位／33 MHz通用PCI總線控制器專用器件，它具有強(qiáng)大的功能和簡(jiǎn)單的用戶接口，為PCI總線接口的開發(fā)提供了一種簡(jiǎn)便方法。