一種基于FPGA的自適應(yīng)譜線增強(qiáng)系統(tǒng)的設(shè)計

　　流水線結(jié)構(gòu)中調(diào)用乘法器的VHDL代碼如下：

　　4 仿真結(jié)果分析

　　VHDL程序在QuartusⅡ軟件上部分仿真結(jié)果如圖6所示，圖中仿真數(shù)據(jù)以十進(jìn)制表示。因為仿真結(jié)果不便于繪制類似Matlab中的圖形，將仿真結(jié)果的數(shù)據(jù)與Matlab仿真結(jié)果進(jìn)行對比。通過行比較，發(fā)現(xiàn)處理結(jié)果在大體上與Matlab相一致，但是在幅度上整體有些衰減，這是由于FPGA中將處理結(jié)果的低位進(jìn)行截尾處理，而Matlab仿真環(huán)境使用浮點形式、數(shù)據(jù)位數(shù)長，處理精度遠(yuǎn)高于FPGA，FPGA設(shè)計中存在較大的截尾誤差。該仿真結(jié)果表明，基于：FPGA實現(xiàn)ALE是切實可行的。

　　5 結(jié) 語

　　系統(tǒng)采用FPGA芯片加上少量的外圍電路，完成了信號的自適應(yīng)譜線增強(qiáng)。通過調(diào)用FPGA片內(nèi)乘法器和片內(nèi)存儲器，完成了LMS算法的自適應(yīng)譜線增強(qiáng)，仿真結(jié)果與理論相符合?，F(xiàn)代數(shù)字信號處理算法大多要進(jìn)行大量的乘法運算，調(diào)用FPGA片內(nèi)乘法器是實現(xiàn)這些算法的快速高效而又經(jīng)濟(jì)的手段，這使得復(fù)雜信號處理算法在FPGA上實現(xiàn)成為可能。流水線結(jié)構(gòu)是硬件設(shè)計中犧牲資源以提高速度的有效手段，有效地利用流水線可以顯著地提高資源利用率和處理速度。該設(shè)計可以實現(xiàn)高速、準(zhǔn)確地譜線增強(qiáng)，在需要濾除寬帶噪聲提取單根譜線的領(lǐng)域具有一定的現(xiàn)實意義。