基于CPCI體系的高性能監(jiān)測(cè)測(cè)向處理平臺(tái)研究

　　2.3 緊耦合和支持靈活配置的并行處理模塊

　　主處理平臺(tái)的計(jì)算能力往往構(gòu)成了獲取寬帶信號(hào)時(shí)頻域完整信息的瓶頸。本文針對(duì)一體化設(shè)計(jì)的具體需求探討了一種緊耦合和支持靈活配置的并行處理硬件架構(gòu)來(lái)解決這一問(wèn)題[3]。信號(hào)處理不同模塊有不同的運(yùn)算特點(diǎn)，設(shè)計(jì)過(guò)程中，不同的模塊需要選擇在不同的器件中完成[7]。FPGA設(shè)置靈活，但是主頻很難做高，通常只有幾百M(fèi)Hz，這與DSP的幾千MHz甚至于GHz相去甚遠(yuǎn)。因而，對(duì)復(fù)雜的運(yùn)算和協(xié)議分析適合采用DSP處理，而FPGA則偏重于計(jì)算量大、運(yùn)算結(jié)構(gòu)簡(jiǎn)單的并行處理，在諸如數(shù)字下變頻（DDC）、匹配濾波器、FFT的設(shè)計(jì)中具有更好的性能，而且開(kāi)發(fā)方便。同時(shí)，要充分體現(xiàn)軟件無(wú)線電的思想，達(dá)到通用性與一體化的要求，可重配置技術(shù)的突破是必須完成的任務(wù)。FPGA具有的硬件可重構(gòu)性是GPP、DSP所沒(méi)有的功能，所以本文采用基于大規(guī)模FPGA+高性能DSP的主處理平臺(tái)設(shè)計(jì)方案也是保證系統(tǒng)結(jié)構(gòu)具有可重配置特性的前提。同時(shí)，為了保障與本總線式結(jié)構(gòu)平臺(tái)的各個(gè)組成部分有好的通聯(lián)性，并考慮到系統(tǒng)性能和處理能力的可擴(kuò)展性，本模塊采用CPCI作為互聯(lián)控制總線，設(shè)計(jì)遵循CPCI 6U規(guī)范，并預(yù)留有SRIO(J3)、高速自定義IO(J4、J5)作為模塊之間或板級(jí)芯片之間高速數(shù)據(jù)流共享和協(xié)同處理的通道。該并行處理模塊硬件功能相對(duì)獨(dú)立，可方便功能需要的裁剪定制。同時(shí)，這些特征也決定了硬件平臺(tái)具有較長(zhǎng)的使用周期，節(jié)約了研發(fā)經(jīng)費(fèi)。并行處理模塊原理框圖如圖5所示。

　　本并行處理模塊采用TI全新高性能1.2 GHz單核DSP TMS320C6455作為并行處理的核心，為同時(shí)執(zhí)行多通道處理任務(wù)和應(yīng)對(duì)同時(shí)執(zhí)行多個(gè)軟件的高強(qiáng)度、高性能應(yīng)用提供資源。C6455在統(tǒng)一器件上完美結(jié)合了高帶寬外設(shè)集成(千兆以太網(wǎng)MAC)、Serial RapidIO(SRIO)、運(yùn)行速率553 MHz的DDR2存儲(chǔ)器接口以及更大的存儲(chǔ)器（L2存儲(chǔ)器達(dá) 2 MB）。這些為提高常用算法的處理效率、提高系統(tǒng)擴(kuò)展能力提供了原始支撐，滿足了一體化的高性能設(shè)計(jì)要求。

　　本文基于最新技術(shù)，就高性能監(jiān)測(cè)測(cè)向處理平臺(tái)設(shè)計(jì)所需的高速數(shù)據(jù)采集、數(shù)據(jù)傳輸、實(shí)時(shí)處理等核心技術(shù)進(jìn)行了研究，實(shí)現(xiàn)了通用系統(tǒng)的多功能性與專用系統(tǒng)的針對(duì)性的有機(jī)結(jié)合，在一體化集成與應(yīng)用研究方面具有創(chuàng)新性。在充分體現(xiàn)資源裕量設(shè)計(jì)的基礎(chǔ)上，該平臺(tái)具有很好的實(shí)時(shí)處理分析和信息綜合性能，可以滿足多種應(yīng)用背景和不同技術(shù)指標(biāo)的需求，在工作方式上具有高度的靈活性和適應(yīng)性。

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