基于CycloneII和MSP430的網(wǎng)絡(luò)數(shù)據(jù)加密實(shí)現(xiàn)

　　FPGA的模塊控制由兩個(gè)獨(dú)立的狀態(tài)機(jī)組成，用于處理加密算法和解密算法，其狀態(tài)轉(zhuǎn)換如圖5所示。

　　系統(tǒng)上電初始化后，由用戶向單片機(jī)輸入初始密鑰和算法選擇數(shù)據(jù)，通過SPI接口送入FPGA，FPGA接收到密鑰后將初始密鑰傳給算法模塊，算法模塊初始化后產(chǎn)生同步Gold碼，并等待數(shù)據(jù)，當(dāng)待加密數(shù)據(jù)有效時(shí)，啟動(dòng)加密算法；當(dāng)數(shù)據(jù)無效時(shí)，再次進(jìn)入等待數(shù)據(jù)狀態(tài)。相應(yīng)地，解密模塊先檢測(cè)起始的同步Gold碼，檢測(cè)到后，當(dāng)待解密數(shù)據(jù)有效時(shí)，啟動(dòng)解密算法，當(dāng)待解密數(shù)據(jù)無效時(shí)，再次進(jìn)入等待數(shù)據(jù)狀態(tài)。如此往復(fù)，完成數(shù)據(jù)的加密解密過程。在密鑰傳輸過程中，由于兩種算法所需的初始密鑰位數(shù)不同，當(dāng)使用w7算法時(shí)，初始密鑰在送入FPGA中后還需二次擴(kuò)展達(dá)到所需的位數(shù)。

　　4 仿真與分析

　　采用QuartuslI 8．0軟件仿真FPGA功能。共用4 865個(gè)邏輯單元，1 024 bit的片上存儲(chǔ)位，時(shí)序分析得到最大工作頻率為95．79 MHz。仿真加密時(shí)序如圖6所示。

　　5 結(jié)論

　　通過對(duì)整個(gè)設(shè)計(jì)的調(diào)試驗(yàn)證，結(jié)果滿足設(shè)計(jì)要求。整個(gè)系統(tǒng)具有較高的安全性和保密性，可為要求通信安全的網(wǎng)絡(luò)應(yīng)用提供一種基于硬件的加密方式，基于FPGA的加密算法設(shè)計(jì)具有很高的靈活性，如果采用更加先進(jìn)的加密算法，可進(jìn)一步提高系統(tǒng)的安全性和保密性。