一種出租車計(jì)價(jià)器的FPGA設(shè)計(jì)方案及應(yīng)用

　　2．2 三位BCD碼加法器

　　系統(tǒng)中用到了三位BCD碼加法器，可以實(shí)現(xiàn)三位十進(jìn)制數(shù)的加法運(yùn)算。加法器輸出的結(jié)果就是乘客應(yīng)付的費(fèi)用，這里同樣以前兩位為整數(shù)，第三位為小數(shù)，也就是最大能顯示99．9元。三位BCD碼加法器由三個(gè)一位BCD碼加法器級(jí)聯(lián)而成。

　　一位BCD碼由四位二進(jìn)制數(shù)組成，四位二進(jìn)制數(shù)的加法運(yùn)算會(huì)產(chǎn)生大于9的數(shù)字，必須進(jìn)行適當(dāng)?shù)恼{(diào)整才會(huì)產(chǎn)生正確的結(jié)果。一位BCD碼加法器的Verilog HDL源程序如下：

　　一位BCD碼加法器模塊的仿真波形和生成的模塊符號(hào)如圖2和圖3所示。

　　本模塊中A和B為輸入的一位BCD碼，CIN為低位來(lái)的進(jìn)位信號(hào)，CO是本片向高位產(chǎn)生的進(jìn)位輸出信號(hào)，SUM是兩個(gè)數(shù)相加的和。三位BCD碼加法器由三個(gè)本模塊級(jí)聯(lián)而成，其電路原理圖和仿真波形如圖4和圖5所示。