基于FPGA的全數(shù)字FSK調(diào)制解調(diào)器設(shè)計

1 系統(tǒng)整體結(jié)構(gòu)框圖

本文設(shè)計的FSK調(diào)制解調(diào)器采用了ALTERA公司的EP1C3T144C8芯片，系統(tǒng)主時鐘頻率為20 MHz(芯片外部有源晶振)，“0”，“1”數(shù)字信號由偽隨機信號(m序列)發(fā)生器產(chǎn)生。為完成FSK調(diào)制器和解調(diào)器的發(fā)送與接收，由FPGA芯片完成的系統(tǒng)整體邏輯功能框圖如圖1所示。

2 系統(tǒng)的具體設(shè)計與實現(xiàn)

2.1 偽隨機序列的產(chǎn)生

最大長度線性移位寄存器序列(m序列)是數(shù)字通信中非常重要的、應(yīng)用十分廣泛的一種偽隨機序列。由于他具有隨機性、規(guī)律性及較好的自相關(guān)性和互相關(guān)性，而且要求設(shè)備簡單，易于實現(xiàn)，成本低的特點，本系統(tǒng)采用m序列作為數(shù)字基帶信號進(jìn)行程序調(diào)試。

m序列是由帶線性反饋的移位寄存器產(chǎn)生的周期最長的一種二進(jìn)制序列。線性反饋移位寄存器的一般結(jié)構(gòu)如圖2所示。他是由n級移位寄存器，若干模二加法器組成線性反饋邏輯網(wǎng)絡(luò)和時鐘脈沖產(chǎn)生器連接而成。

由于帶有反饋，因此在移位脈沖作用下，移位寄存器各級的狀態(tài)將不斷變化，通常將移位寄存器的最后一級作為輸出，由此所產(chǎn)生的輸出序列為：{ak}=a0a1…ak-1。

輸出序列是一個周期序列，其特性由移位寄存器的級數(shù)、初始狀態(tài)、反饋邏輯及時鐘頻率(決定著輸出碼元的寬度)所決定。

當(dāng)移位奇存器的級數(shù)及時鐘一定時，輸出序列就由移位寄存器的初始狀態(tài)及反饋邏輯完全確定；當(dāng)初始狀態(tài)為全零狀態(tài)時，移位寄存器輸出全0列。因此初始狀態(tài)不能為全零狀態(tài)。

本系統(tǒng)選用m序列的級數(shù)為n=7，序列長度為m=27-1=127，若選用的反饋系數(shù)的八進(jìn)制數(shù)值為235，轉(zhuǎn)換成二進(jìn)制數(shù)值為10011101，即c0=c2=c3=c4=c7=1，c1=c5=c6=0。仿真波形如圖3所示。

2.2 FSK調(diào)制

本系統(tǒng)是利用2個獨立的分頻器來改變輸出載波頻率，以數(shù)字鍵控法來實現(xiàn)FSK捌制。

數(shù)字鍵控法也稱為頻率選擇法，他有2個獨立的振蕩器，數(shù)字基帶信號控制轉(zhuǎn)換開關(guān)，選擇不同頻率的高頻振蕩信號實現(xiàn)FSK調(diào)制。鍵控法產(chǎn)生的FSK信號頻率穩(wěn)定度可以做到很高并且沒有過渡頻率，他的轉(zhuǎn)換速度快，波形好，頻率鍵控法在轉(zhuǎn)換開天發(fā)生轉(zhuǎn)換的瞬剛，2個高頻振蕩的輸出電壓通常不相等，于是已調(diào)信號在基帶信息變換時電壓會發(fā)生跳變，這種現(xiàn)象稱為相位不連續(xù)，這是頻率鍵控特有的情況。

本文設(shè)計的FSK調(diào)制系統(tǒng)方框圖如圖4所示。

2.3 FSK解調(diào)

過零檢測法與其他解調(diào)方法相比較，最明顯的特點就是結(jié)構(gòu)簡單，易于實現(xiàn)，對增益起伏不敏感，特別適用于數(shù)字化實現(xiàn)。他是一種經(jīng)濟、實用的最佳數(shù)字解調(diào)方法。其方框圖如圖5所示。他利用信號波形在單位時間內(nèi)與零電平軸交義的次數(shù)來測定信號頻率。輸入的已調(diào)信號經(jīng)限幅放大后成為矩形脈沖波，再經(jīng)微分電路得到l圾向尖脈沖，然后整流得到單向尖脈沖，每個尖脈沖表示信號的一個過零點，尖脈沖的重復(fù)頻率就是信號頻率的2倍。將尖脈沖去觸發(fā)一單穩(wěn)態(tài)電路，產(chǎn)生一定寬度的矩形脈沖序列，該序列的平均分量與脈沖重復(fù)頻率成正比，即與輸入頻率信號成正比。所以經(jīng)過低通濾波器輸出平均量的變化反映了輸入信號的變化，這樣就完成了頻率-幅度變換，把碼元“1”與“0”在幅度上區(qū)分開來，恢復(fù)出數(shù)字基帶信號。

本文設(shè)計的FSK解調(diào)方框圖如圖6所示。

3 系統(tǒng)仿真與實驗結(jié)果分析

整個設(shè)計使用VHDL編寫，以EP1C3T144CS為下載的目標(biāo)芯片，在Quartus II軟件平臺上進(jìn)行布局布線后進(jìn)行波形仿真，可得到如圖7所示的波形圖。其中：clk為輸入主時鐘信號；en為置位信號；clks為clk經(jīng)過200分頻器的輸出信號；ps7為時鐘源經(jīng)過n=7的偽隨機發(fā)生器產(chǎn)生的偽隨機(m序列)信號；fsk為ps7經(jīng)過FSK調(diào)制器后的已調(diào)信號；q為fsk經(jīng)過FSK解調(diào)器后的解調(diào)信號。

在實際硬件電路上進(jìn)行測試，用示波器觀察各個模塊的工作過程，得到如圖8和圖9所示的波形圖。

其中，圈8中Ch1為已調(diào)信號，Ch2為數(shù)字基帶信號。圖9中Ch1為數(shù)字基帶信號，Ch2為解調(diào)信號。

由上面的軟件和硬件的測試結(jié)果可知：

(1)本系統(tǒng)的FSK調(diào)制解調(diào)器功能已經(jīng)實觀，結(jié)果正確無誤，經(jīng)驗證滿足預(yù)期的設(shè)計指標(biāo)要求，且其整個工作過程可通過軟件波形仿真，或是實際硬件電路通過示波器來直觀、清晰觀察。

(2)傳統(tǒng)的調(diào)制解調(diào)方式可以采用軟件與硬件結(jié)合的方式來實現(xiàn)，符合未來通信技術(shù)發(fā)展的方向。

4 結(jié) 語

傳統(tǒng)的FSK調(diào)制解調(diào)方式都是采用硬件電路實現(xiàn)，電路復(fù)雜、調(diào)試不便。文中采用硬件描述語占設(shè)計的基于FPGA調(diào)制解調(diào)器，設(shè)計靈活、修改方便，有效地縮小了系統(tǒng)的體積，增加了可靠性，同時系統(tǒng)采用VHDL語言進(jìn)行設(shè)計，具有良好的可移植性及產(chǎn)品升級的系統(tǒng)性。