基于CPLD的系統(tǒng)中I2C總線的設(shè)計(jì)

摘要：在介紹Ｉ２Ｃ總線協(xié)議的基礎(chǔ)上，討論了基于ＣＰＬＤ的系統(tǒng)中Ｉ２Ｃ總線的設(shè)計(jì)技術(shù)，并結(jié)合工程實(shí)例設(shè)計(jì)了Ｉ２Ｃ總線ＩＰ核，給出了部分源代碼和仿真結(jié)果。 關(guān)鍵詞：Ｉ２Ｃ總線 ＩＰ核 ＣＰＬＤ Ｉ２Ｃ總線是ＰＨＩＬＩＰＳ公司推出的新一代串行總線，其應(yīng)用日漸廣泛１～２。目前許多單片機(jī)都帶有Ｉ２Ｃ總線接口，能方便地實(shí)現(xiàn)Ｉ２Ｃ總線設(shè)計(jì)；對(duì)沒有Ｉ２Ｃ總線的微控制器（ＭＣＵ），可以采用兩條Ｉ／Ｏ口線進(jìn)行模擬。在以單片機(jī)為ＭＣＵ的系統(tǒng)中很容易實(shí)現(xiàn)Ｉ２Ｃ總線的模擬擴(kuò)展，有現(xiàn)成的通用軟件包可以使用２～３。 對(duì)有些基于ＣＰＬＤ的系統(tǒng)，要與帶有Ｉ２Ｃ總線接口的外圍器件連接，實(shí)現(xiàn)起來相對(duì)復(fù)雜一些。為實(shí)現(xiàn)系統(tǒng)中的Ｉ２Ｃ總線接口，可以另外引入單片機(jī)，也可以采用ＰＣＦ８５８４或者ＰＣＡ９５６４器件（ＰＨＩＬＩＰＳ公司推出的專用Ｉ２Ｃ總線擴(kuò)展器）進(jìn)行擴(kuò)展，但這樣會(huì)增加系統(tǒng)成本，使系統(tǒng)冗余復(fù)雜。像ＡＬＴＥＲＡ、ＸＩＬＩＮＸ等一些大公司有專用的基于ＣＰＬＤ器件的Ｉ２Ｃ總線ＩＰ核，但這些ＩＰ核的通用性不強(qiáng)，需要的外圍控制信號(hào)較多，占用系統(tǒng)很大的資源，因此直接采用這種ＩＰ核不可取。 鑒于此，依照Ｉ２Ｃ總線協(xié)議的時(shí)序要求，在基于ＣＰＬＤ的系統(tǒng)中開發(fā)了自己的Ｉ２Ｃ總線ＩＰ核。對(duì)于一些帶有Ｉ２Ｃ總線接口的外圍器件較少、對(duì)Ｉ２Ｃ總線功能要求較簡(jiǎn)單的ＣＰＬＤ系統(tǒng)，自主開發(fā)ＩＰ核顯得既經(jīng)濟(jì)又方便。 １ Ｉ２Ｃ總線的協(xié)議 Ｉ２Ｃ總線僅僅依靠?jī)筛B線就實(shí)現(xiàn)了完善的全雙工同步數(shù)據(jù)傳送：一根為串行數(shù)據(jù)線（ＳＤＡ），一根為串行時(shí)鐘線（ＳＣＬ）。該總線協(xié)議有嚴(yán)格的時(shí)序要求?？偩€工作時(shí)，由時(shí)鐘控制線ＳＣＬ傳送時(shí)鐘脈沖，由串行數(shù)據(jù)線ＳＤＡ傳送數(shù)據(jù)?？偩€傳送的每幀數(shù)據(jù)均為一個(gè)字節(jié)（８ ｂｉｔ），但啟動(dòng)Ｉ２Ｃ總線后，傳送的字節(jié)個(gè)數(shù)沒有限制，只要求每傳送一個(gè)字節(jié)后，對(duì)方回應(yīng)一個(gè)應(yīng)答位（Ａｃｋｎｏｗｌｅｄｇｅ Ｂｉｔ）。發(fā)送數(shù)據(jù)時(shí)首先發(fā)送數(shù)據(jù)的最高位（ＭＳＢ）。 Ｉ２Ｃ總線協(xié)議規(guī)定，啟動(dòng)總線后第一個(gè)字節(jié)的高７位是從器件的尋址地址，第８位為方向位（“０”表示主器件對(duì)從器件的寫操作；“１”表示主器件對(duì)從器件的讀操作），其余的字節(jié)為操作的數(shù)據(jù)?？偩€每次傳送開始時(shí)有起始信號(hào)，結(jié)束時(shí)有停止信號(hào)。在總線傳送完一個(gè)或幾個(gè)字節(jié)后，可以使ＳＣＬ線的電平變低，從而使傳送暫停。 圖１列出了Ｉ２Ｃ總線上典型信號(hào)的時(shí)序，圖２表示Ｉ２Ｃ總線上一次完整的數(shù)據(jù)傳送過程。 依據(jù)Ｉ２Ｃ總線的傳輸協(xié)議，總線工作時(shí)的具體時(shí)序如下： 起始信號(hào)（Ｓ）：在時(shí)鐘ＳＣＬ為高電平期間，數(shù)據(jù)線ＳＤＡ出現(xiàn)由高電平向低電平的變化，用于啟動(dòng)Ｉ２Ｃ總線，準(zhǔn)備開始傳送數(shù)據(jù)； 停止信號(hào)（Ｐ）：在時(shí)鐘ＳＣＬ為高電平期間，數(shù)據(jù)線ＳＤＡ出現(xiàn)由低電平向高電平的變化，用于停止Ｉ２Ｃ總線上的數(shù)據(jù)傳送； 應(yīng)答信號(hào)（Ａ）：Ｉ２Ｃ總線的第９個(gè)脈沖對(duì)應(yīng)應(yīng)答位，若ＳＤＡ線上顯示低電平則為總線“應(yīng)答”（Ａ），若ＳＤＡ線上顯示高電平則為“非應(yīng)答”（／Ａ）； 數(shù)據(jù)位傳送：Ｉ２Ｃ總線起始信號(hào)或應(yīng)答信號(hào)之后的第１～８?jìng)€(gè)時(shí)鐘脈沖對(duì)應(yīng)一個(gè)字節(jié)的８位數(shù)據(jù)傳送。在脈沖高電平期間，數(shù)據(jù)串行傳送；在脈沖低電平期間，數(shù)據(jù)準(zhǔn)備，允許總線上數(shù)據(jù)電平變化。 ２ 應(yīng)用實(shí)例 ２．１ 實(shí)例模型介紹 現(xiàn)舉某應(yīng)用實(shí)例，要求對(duì)顯示器的視頻信號(hào)進(jìn)行采集、處理和再顯示，整個(gè)系統(tǒng)采用ＣＰＬＤ器件進(jìn)行控制。信號(hào)采集采用Ａ／Ｄ公司的專用視頻采集芯片ＡＤ９８８３，該芯片在使用前需要依據(jù)實(shí)際的功能指標(biāo)進(jìn)行初始化。 初始化過程依靠ＡＤ９８８３的ＳＤＡ和ＳＣＬ兩引腳進(jìn)行。在系統(tǒng)中用ＣＰＬＤ器件,ＡＬＴＥＲＡ公司的ＥＰＭ３２５６Ａ,實(shí)現(xiàn)初始化：按照Ｉ２Ｃ總線協(xié)議向ＡＤ９８８３的１９個(gè)內(nèi)部寄存器（０１Ｈ～１３Ｈ）寫入１９組固定的８位數(shù)據(jù)；第１４Ｈ寄存器為只讀型同步檢測(cè)寄存器，僅用于檢測(cè)幾個(gè)關(guān)鍵的數(shù)據(jù)設(shè)置。 可見該Ｉ２Ｃ總線模型如下：?jiǎn)沃鞑僮?，只?shí)現(xiàn)簡(jiǎn)單的寫和讀操作（亦可只有寫操作，只是硬件調(diào)試的時(shí)候會(huì)麻煩些），寫地址連續(xù)，沒有競(jìng)爭(zhēng)和仲裁，是很簡(jiǎn)單的Ｉ２Ｃ總線系統(tǒng)。由此設(shè)計(jì)了如圖３所示的ＩＰ核。其中，ＲＥＳＥＴ為復(fù)位信號(hào)，ＣＬＫ為系統(tǒng)時(shí)鐘。 為了軟件仿真方便，把雙向數(shù)據(jù)線ＳＤＡ用分離的兩條線模擬：ＳＤＡ為數(shù)據(jù)輸出，ＳＤＡＡＣＫ為ＳＤＡ的應(yīng)答信號(hào)。軟件仿真成功后，只要把ＳＤＡ設(shè)置為雙向，稍微修改一下程序就可以向ＣＰＬＤ器件下載，進(jìn)行實(shí)際應(yīng)用。 對(duì)ＡＤ９８８３內(nèi)部地址連續(xù)的寄存器進(jìn)行初始化，Ｉ２Ｃ總線上傳輸?shù)臅r(shí)序信號(hào)依次為：開始信號(hào)（Ｓ）；從器件地址和寫操作位（ＳＬＡＷ）；內(nèi)部寄存器基地址（Ｂａｓｅ Ａｄｄｒｅｓｓ）；寫入基地址的數(shù)據(jù)（Ｄａｔａ０）；寫入下一地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋１）的數(shù)據(jù)（Ｄａｔａ１）；寫入地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋２）的數(shù)據(jù)（Ｄａｔａ２）；……；寫入地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋１８）的數(shù)據(jù)（Ｄａｔａ１８）；停止信號(hào)（Ｐ）。 針對(duì)ＡＤ９８８３，如果電路中的Ａ０引腳５５＃接電源，則ＳＬＡＷ＝“１００１１００１”；Ｂａｓｅ Ａｄｄｒｅｓｓ＝“０００００００１”，Ｄａｔａ０～Ｄａｔａ１８是依據(jù)實(shí)際需要寫入的初始化數(shù)據(jù)。 ２．２ ＩＰ核程序的編寫 整個(gè)程序用ＶＨＤＬ語言編制，ＳＣＬ輸出時(shí)鐘的設(shè)計(jì)是基于ＣＬＫ輸入時(shí)鐘的６４分頻的。程序由三個(gè)狀態(tài)組成：開始（ＳＴＡＲＴ）、轉(zhuǎn)換（ＳＨＩＦＴ）和應(yīng)答（ＡＣＫ）。狀態(tài)定義如下： ｔｙｐｅ ｓｔａｔｅｓ ｉｓ ｓｔａｒｔｓｈｉｆｔａｃｋ ｓｉｇｎａｌ ｍｙ＿ｓｔａｔｅｓ ｓｔａｔｅｓ 下面給出部分進(jìn)程的源代碼以供參考。 ２．２．１開始信號(hào)的產(chǎn)生 ＰＲＯＣＥＳＳｃｌｋ ｉｆ ｃｌｋ’ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１’ ｔｈｅｎ ＴＷＣＲ＜＝ＤＡＴＡＩＮ ＳＣＬ＜＝‘１’ ｅｌｓｅ ＴＷＣＲ＜＝ｏｔｈｅｒｓ＝＞‘０’ ｅｎｄ ｉｆ ｉｆ ＴＷＣＲ＝“１０００００００” ｔｈｅｎ ——比較寄存器ＴＷＣＲ的開始 值設(shè)置（由用戶決定） ＳＴＲＢ＜＝‘１’ ｅｎｄ ｉｆ ｉｆ ＳＴＲＢ＝‘１’ ｔｈｅｎ ——開始條件 ＩＮＴ＜＝ＩＮＴ＋“０００００１” ——ＩＮＴ為時(shí)鐘脈沖計(jì)數(shù) ｉｆ ＩＮＴ＜＝“０１１０００” ｔｈｅｎ ——產(chǎn)生ＳＤＡ的下降沿 ＳＤＡ＜＝‘１’ ｅｌｓｅ ＳＤＡ＜＝‘０’ ｅｎｄ ｉｆ ｉｆ ＩＮＴ＞＝“０１１１１０” ｔｈｅｎ ——ＳＴＲＢ歸０，保證只產(chǎn)生 一次開始信號(hào) ＳＴＲＢ ＜＝‘０’ ＩＮＴ＜＝“００００００” ｅｎｄ ｉｆ ｅｎｄ ｉｆ 等所有的初始化數(shù)據(jù)傳輸完畢后即產(chǎn)生停止信號(hào)，過程與上面相類似，在此省略。 ２．２．２ 數(shù)據(jù)轉(zhuǎn)換過程 數(shù)據(jù)轉(zhuǎn)換過程采用移位傳輸，傳輸８位之后即進(jìn)入應(yīng)答狀態(tài)。 ｗｈｅｎ ｓｈｉｆｔ＝＞ ｉｆ ｃｎｔ＝“０１００００” ｔｈｅｎ ——ｃｎｔ為ｃｌｋ脈沖計(jì)數(shù)，由 實(shí)際的時(shí)鐘頻率決定ｃｎｔ的值 ＣＯＵＮＴ＜＝ＣＯＵＮＴ＋“０００１” ——ＣＯＵＮＴ為數(shù)據(jù)移位個(gè) 數(shù)計(jì)數(shù)ＭＳＲ為移位寄存器 ＭＳＲ＜＝ＭＳＲ６ ｄｏｗｎｔｏ ０＆ｔｘｔａｇ ｔｘｔａｇ＜＝‘０’ ｉｆ ＣＯＵＮＴ＝“１０００” ｔｈｅｎ ｍｙ＿ｓｔａｔｅｓ＜＝ａｃｋ ＴＡＣＫ＜＝‘１’ ——ＴＡＣＫ為應(yīng)答標(biāo)志位 ｅｌｓｅ ＳＤＡ＜＝ＭＳＲ７ ｍｙ＿ｓｔａｔｅｓ＜＝ｓｈｉｆｔ ＴＡＣＫ＜＝‘０’ ｅｎｄ ｉｆ ｅｎｄ ｉｆ 圖4 數(shù)據(jù)傳輸仿真波形 圖5 SDA非應(yīng)答時(shí)的仿真波形 ２．２．３ 數(shù)據(jù)輸入 一般情況下，Ｉ２Ｃ總線傳輸?shù)臄?shù)據(jù)要由外部ＲＯＭ或其它專門的數(shù)據(jù)存儲(chǔ)區(qū)來存儲(chǔ)，但在數(shù)據(jù)相對(duì)固定且數(shù)據(jù)量不是很大的情況下，可以將初始化的數(shù)據(jù)寫在程序中，這樣可減少頻繁的數(shù)據(jù)交換，簡(jiǎn)化操作。ＡＤ９８８３的初始化數(shù)據(jù)就屬于這種情況，可以通過檢測(cè)應(yīng)答信號(hào)來改變輸入的值。程序如下： ＰＲＯＣＥＳＳｃｌｋ ——數(shù)據(jù)輸入 ｉｆ ｃｌｋ’ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１’ ｔｈｅｎ ＣＡＳＥ ａｃｋｉｎｔ ＩＳ ——ａｃｋｉｎｔ為應(yīng)答計(jì)數(shù)，每應(yīng)答 一次，輸入改變一次 ｗｈｅｎ “０００００”＝＞ ＤＡＴＡＩＮ＜＝“１０００００００” ｗｈｅｎ “００００１”＝＞ ＤＡＴＡＩＮ＜＝“０１０１００１０” ｗｈｅｎ “０００１０”＝＞ ＤＡＴＡＩＮ＜＝“１１０１００００” …… ｗｈｅｎ “１００１０”＝＞ ＤＡＴＡＩＮ＜＝“００００００００” ｗｈｅｎ “１００１１”＝＞ ＤＡＴＡＩＮ＜＝“００００００００” ｗｈｅｎ ｏｔｈｅｒｓ＝＞ ＤＡＴＡＩＮ＜＝“ＺＺＺＺＺＺＺＺ” ＥＮＤ ＣＡＳＥ ｅｎｄ ｉｆ ２．３ 仿真結(jié)果 把自主開發(fā)的ＩＰ核置于ＭＡＸ＋ＰＬＵＳ ＩＩ １０．０開發(fā)環(huán)境下，選用ＥＰＭ３１２８ＡＴＣ１００－１０器件，經(jīng)過編譯、調(diào)試與仿真，證明該程序符合設(shè)計(jì)要求。圖４是模擬產(chǎn)生開始信號(hào)并傳輸兩組二進(jìn)制數(shù)據(jù)“１００１１００１”和“１０１０１０１０”（十進(jìn)制表示為１５３和１７０）的仿真波形。圖５是傳輸數(shù)據(jù)“１００１１００１”后沒有應(yīng)答時(shí)的仿真結(jié)果，此時(shí)總線處于暫停狀態(tài)。 仿真完成后，通過編程電纜將ｐｏｆ文件下載到實(shí)際電路的ＥＰＭ３１２８ＡＴＣ１００－１０中，然后對(duì)ＡＤ９８８３進(jìn)行初始化，結(jié)果工作正常，這進(jìn)一步驗(yàn)證了采用該自主開發(fā)的ＩＰ核完全可滿足Ｉ２Ｃ總線的時(shí)序要求，能實(shí)現(xiàn)Ｉ２Ｃ總線的功能。