SoC電源管理中調(diào)節(jié)器面臨的命運(yùn)

片內(nèi)調(diào)節(jié)

管芯電壓調(diào)節(jié)的歷史很長(zhǎng)了 ， 可以回溯到使用電荷泵為低成本微控制器的嵌入式EEPROM提供可編程電壓。在很多情況下，其動(dòng)機(jī)是降低材料成本或者便于使用：例如，微控制器應(yīng)用，完全可以承受電路板上再采用一個(gè)電壓調(diào)節(jié)器的成本。

便于使用一直是一個(gè)重要的動(dòng)機(jī) ， 即使是非常復(fù)雜的芯片。 Altera IC設(shè)計(jì)經(jīng)理Weichi Ding指出，先進(jìn)的FPGA會(huì)使用管芯調(diào)節(jié)功能為配置RAM或者反向偏壓電路提供電壓。這類應(yīng)用還不足以滿足技術(shù)要求，這是因?yàn)橥獠侩娫吹臄?shù)量會(huì)比現(xiàn)在大幅度增加。

相似的， Altera Stratix V FPGA的很多電路也需要單獨(dú)的調(diào)節(jié)器 ， 因?yàn)?， 它們對(duì)噪聲敏感 ， 不能與其他電路共享調(diào)節(jié)器。這方面的例子包括PLL和物理介質(zhì)附加電路(PMA) ，后者是直接連接至多GigaHertz串行I/O引腳的I/O模塊。所有這些電路在Stratix V FPGA芯片上都有管芯調(diào)節(jié)器，從而減少了專門用于外部電壓軌的引腳數(shù)量。

動(dòng)態(tài)電壓頻率調(diào)整(DVFS)也能夠滿足片內(nèi)調(diào)節(jié)的需求 ， 只要您調(diào)整的足夠大。在早期DVFS實(shí)現(xiàn)中，軟件會(huì)預(yù)測(cè)模塊在后面的幾十毫秒中對(duì)性能的要求，命令硬件暫停操作，根據(jù)預(yù)測(cè)的新負(fù)載來(lái)調(diào)節(jié)電壓和頻率。例如，進(jìn)入待機(jī)模式的手持式設(shè)備會(huì)完全關(guān)斷其圖形引擎，使CPU回到極慢的時(shí)鐘，降低工作電壓。這一過(guò)程雖然非常繁瑣，但采用外部調(diào)節(jié)器進(jìn)行設(shè)置來(lái)產(chǎn)生多路輸出電壓很容易完成它。但是由于很大的延時(shí)以及能耗，系統(tǒng)只適用于長(zhǎng)期和可預(yù)測(cè)的變化。

在6月的設(shè)計(jì)自動(dòng)化大會(huì)上，Intel首席工程師Tanay Karnik描述了當(dāng)您暫時(shí)讓DVFS粒度更精細(xì)時(shí)會(huì)發(fā)生什么。在管芯的每個(gè)處理單元上采用了粒度非常精細(xì)的DVFS后， Intel觀察到處理器的功耗增大到100W ，遠(yuǎn)遠(yuǎn)高于服務(wù)器CPU 。 Intel設(shè)計(jì)人員放棄了由于操作系統(tǒng)原因而采用的毫秒級(jí)頻率，開發(fā)的電路檢查輸入緩沖，根據(jù)后面幾行代碼來(lái)隨時(shí)選擇電壓和頻率。這意味著，有可能在十幾個(gè)納秒內(nèi)改變頻率和電壓，而不是在毫秒量級(jí)。更快的DVFS意味著，芯片能夠更好的滿足每一模塊的處理能耗需求。但這也對(duì)調(diào)節(jié)器的要求提高了，僅有外部調(diào)節(jié)器不能滿足需求。

Karnik說(shuō) ， 為達(dá)到這一水平的動(dòng)態(tài)響應(yīng)， Haswell等Intel芯片使用了可編程管芯線性調(diào)節(jié)器(圖3) 。在處理器固有的數(shù)字CMOS中實(shí)現(xiàn)這些模塊，把2.4 V基本電壓降低到可選的輸出范圍內(nèi)，在0.6-1.8 V之間，步長(zhǎng)是12.5 mV。調(diào)節(jié)器能夠以100 MHz的頻率改變電壓，擺率達(dá)到了令人吃驚的100 A/ns，可跟蹤電源和時(shí)鐘選通數(shù)字模塊產(chǎn)生的極大的負(fù)載變化。毫無(wú)疑問(wèn)，如果調(diào)節(jié)器控制環(huán)只有一兩厘米的電路板走線和引線框，是不可能實(shí)現(xiàn)這類性能的。

圖3. 對(duì)Intel Haswell芯片電源分配網(wǎng)絡(luò)的高層描述，顯示了內(nèi)部電壓調(diào)節(jié)器提供了不同的模塊。

Karnik提醒說(shuō)，采用這類設(shè)計(jì)并不是出于謹(jǐn)慎的目的。Intel選擇的實(shí)現(xiàn)方法采用了管芯電感，因此， Intel必須在其后端線路處理流程中引入磁體材料。對(duì)于設(shè)計(jì)團(tuán)隊(duì)，對(duì)調(diào)節(jié)器網(wǎng)絡(luò)建模的難度非常大，這會(huì)有很多個(gè)區(qū)域，數(shù)百萬(wàn)個(gè)仿真單元。必須在全部電壓范圍內(nèi)對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證——在制造時(shí)進(jìn)行測(cè)試，還要在全部負(fù)載范圍內(nèi)維持效率不變。

Karnik說(shuō) ：“ 內(nèi)部調(diào)節(jié)器占用了很大的管芯面積 ， 需要進(jìn)行規(guī)劃和調(diào)試。但必須這樣做。”這不但能夠?qū)﹄妷哼M(jìn)行瞬時(shí)調(diào)節(jié)，響應(yīng)快速變化的負(fù)載，而且避免了采用7個(gè)外部芯片。

如果Intel能夠繼續(xù)指明其他供應(yīng)商先進(jìn)SoC的發(fā)展方向， 那么，我們將看到對(duì)負(fù)載點(diǎn)調(diào)節(jié)的需求越來(lái)越大，看到調(diào)節(jié)器本身逐步轉(zhuǎn)到SoC中，在某些情況下，自己還會(huì)有電感。當(dāng)然，設(shè)計(jì)總會(huì)遇到挑戰(zhàn)，SoC供電技術(shù)會(huì)不斷發(fā)展。