可編程能力使高速ADC實現更多特性并進行性能折衷

多年來，高速信號轉換系統中的模數轉換器(ADC)所使用的典型流水線架構包含了取樣波形所需的所有功能，這些功能被集成進同一封裝中：

　　1. 某種形式的跟蹤保持電路，可保持用于轉換的信號；

　　2. 內置參考和偏置電流；

　　3.時鐘緩沖器和較小的數字電路，可將來自各級電路的比特組成無誤碼的數據字。

　　在大多數情況下，這些轉換器中的可編程性僅限于通過一個休眠管腳打開/關閉轉換器，或通過在雙補碼(two's complement)或偏移二進制碼(offset binary)輸出格式中選擇一種格式。

　　系統內調整

　　隨著ADC速度和通道密度的提高，數字輸出驅動電平和終端電阻的系統內調整有助于保證高數據速率時的數字信號完整性。對具有串行低壓差分信號(LVDS)輸出的ADC來說更是如此。在沒有輸入信號的情況下，通過從ADC輸出端提供一個數字激勵信號，就可以在輸出總線上發(fā)送練習模型。這樣做可以確保多個數字組成得到正確的連接。即使是信噪比(SNR)和無雜散動態(tài)范圍(SFDR)之間的性能折衷也可以通過寄存器調整實現。

　　目前已有一些流水線式ADC具備了增強的可編程能力，例如TI公司的ADS*5。在該器件中，4個14位、125兆樣本/秒的ADC、以及用戶可編程性都被集成在單一的9×9mm封裝內，因此比起采用多個ADC、每個ADC包含一個轉換器、整體體積更大的方案，該器件使用起來更容易。ADS*5還有許多特性可用于精確調整數字接口，以及實現SNR和SFDR之間的系統折衷。這正是系統內可編程能力存在的真正價值。

　　一旦定義好ADC和下游數字器件之間的鏈路并在板上建立起來，通過串行可編程接口(SPI)調整ADC的能力，就可以把以前要數周的調試時間縮短到5分鐘。如果沒有這種可編程能力，那就可能需要設計多個電路板才能解決意外的數字信號完整性或時序問題。

　　可調整的LVDS接口

　　可以通過ADS*5中的SPI調整寄存器設置中的LVDS電流等級，以優(yōu)化低阻抗或互連匹配不良的差分信號完整性。這些調整可以在板子制造出來后進行。LVDS信號完整性在LVDS傳輸路徑末端進行表征。

　　例如，圖1就是只有5pF負載電容的一個LVDS數據輸出位的示波器圖形。LVDS輸出驅動強度被設為3.5mA進入板上100歐姆電阻，觸發(fā)頻率為~375MHz。這些是正常的LVDS設置。在高速和更長距離時，LVDS信號中可能會發(fā)生反射，從而減小數據有效窗口，破壞接收器件識別正確轉換信號的能力。這種信號完整性問題正在圖1中發(fā)生。

　　 圖1：LVDS的電容負載5pF，以額定的3.5mA進入板上接收端100歐姆的電阻。

　　有幾種方法可以解決這個問題，它們除了訪問ADC的SPI外沒有其他任何要求。你可以將LVDS輸出電路中的內部負載電阻作為源負載來終結傳輸線。這會在LVDS輸出端形成一個50歐姆的負載(兩個100歐姆電阻并聯)。因此，額定的3.5mA電流形成的信號幅度是700mVpp額定輸出電壓的一半。

　　更低的差分信號電平本身會導致與上述劣化信號同樣多的檢測錯誤，但只要LVDS接收器具備必要的靈敏度，那么對許多系統來說就沒有問題。

　　如果要求更高的LVDS擺幅，可以設置ADS*5讓LVDS輸出電流翻倍到7mA(圖2)，從而使信號回到700mVpp。電容負載也從5pF(圖1)提高到10pF(圖2)，進一步彰顯了額外電流和雙倍終端信號的好處。在圖2中，所有轉化現在都沒有反射能量。

　　 圖2：LVDS的電容負載10pF，以的7mA進入板上接收端50歐姆的電阻。

　　就像驅動能力可以根據要求增加一樣，在LVDS信號完整性允許的條件下，也可以降低驅動能力以便節(jié)省功耗。為了節(jié)省功率，如果滿幅700mVpp沒必要的話，或者距離可能很短、ADC和數字器件之間的負載也很小，那么就可以改變LVDS輸出電流和負載電阻。

　　根據不同的期望結果，這樣做有幾大好處。在信號速率不是特別高、電容負載又低的情況下，可以使用低于3.5mA標準的幾種電流設置之一、以及大于100歐姆的內部負載電阻(甚至無需額外的負載電阻，進而節(jié)省費用和空間)，這樣仍能建立可靠的鏈接。

　　在信號完整性允許的情況下，一種節(jié)省功耗的方法是選用142歐姆的內部LVDS差分負載和2.5mA的LVDS電流。在這種組合設置下仍能達到約700mVpp。通常，在條件有保證的情況下，建議為LVDS路徑末端的差分終端電阻提供一塊空間。對于短路徑來說可能沒有必要，ADC里的內部源端的終端電阻已經足夠。