可編程能力使高速ADC實現(xiàn)更多特性并進行性能折衷

　　這些特性可以在發(fā)生問題時節(jié)省大量板級調(diào)試的時間和費用。要看清楚LVDS接收器件要求的電壓值。因為每塊板都是不同的，你可能需要對ADC編程以便調(diào)整LVDS輸出電平。這可以在電路板信號丟失被表征和考慮后，在LVDS接收端來維持允許的范圍。

　　內(nèi)置測試模型

　　ADS*5提供了多種內(nèi)置的測試模型，可以在沒有模擬輸入源的時候使用。這些模型可以在初始電路板調(diào)試時用來考察ADC和FPGA之間的時序關(guān)系，以便確定FPGA接口處正確的時鐘與數(shù)據(jù)關(guān)系。這能確保有良好的時序(時序通?？梢栽贔PGA LVDS輸入信號中調(diào)整)。

　　與提供模擬信號相比，使用內(nèi)置練習(xí)模型的一個好處是模型具有一致性，因此可以排除模擬源帶來的任何誤差問題，使實驗具有可重復(fù)性，也更容易建立。練習(xí)模型也可以在電路板制造與測試過程中用作電路板功能測試的一部分。

　　信號增益、SNR和SFDR

　　可編程性不僅僅能解決板級互連問題，一些特性還可以用來實現(xiàn)系統(tǒng)性能折衷。舉例來說，ADS*5也有內(nèi)部模擬輸入信號增益功能，允許犧牲SNR來提高SFDR，或只是降低模擬輸入幅度。

　　ADS*5既有粗略增益調(diào)整也有精細增益調(diào)整。在這兩種情況下，模擬輸入電壓值必須至少要減去ADC中所選取的增益值。這樣可以保持ADC的輸入電壓范圍，避免讓數(shù)字輸出字飽和或削減。因此，如果你想使用ADC中的增益設(shè)置進行開發(fā)，最好要在ADC之前的模擬電路中就計劃減少板級模擬輸入信號的電平。

　　從圖3和圖4可以看出，折衷在輸入信號電平和使用兩種不同增益調(diào)整方法導(dǎo)致的失真(或這里特指的SFDR)之間是顯而易見的。這個特性可用來獲得多重對象。對于能利用數(shù)字抽取技術(shù)恢復(fù)SNR的窄帶系統(tǒng)來說，根據(jù)涉及的輸入頻率，可以通過降低轉(zhuǎn)換器中的SNR來改善SFDR。

　 　圖3：使用精細增益控制時SFDR與輸入頻率的對比。

　　 圖4：使用粗略增益控制時SFDR與輸入頻率的對比

　　另外，通過允許更小的輸入信號進入ADC，同時仍保持來自ADC的全刻度代碼，驅(qū)動ADC的模擬電路就可能改善失真，并為放大器和ADC整合電路創(chuàng)建更好的SFDR。

　　可以在創(chuàng)建原型的階段就使用這個特性，以便確定輸入信號電平的最佳組合，從而無需設(shè)計多塊電路板就能取得最佳的系統(tǒng)失真?？梢栽谙到y(tǒng)中動態(tài)地進行增益調(diào)整，并一道使用自動增益控制(AGC)來恢復(fù)盡可能多的動態(tài)范圍。還可以通過一個封裝引腳實現(xiàn)粗略的3.5dB增益設(shè)置，以便用于那些沒有SPI但想要調(diào)整ADC增益的應(yīng)用，附加的內(nèi)部寄存器子集也是如此。

　　圖5和圖6給出了信號-噪聲及失真比(SINAD)，以及與A/D轉(zhuǎn)換器的內(nèi)部增益設(shè)置有關(guān)的SNR減少的情況。

　　 圖5：使用精細增益控制時SINAD與輸入頻率的對比

　　 圖6：使用粗略增益控制時SNR與輸入頻率的對比

　　由于高速A/D轉(zhuǎn)換器的可編程性越來越強，它們對用戶的友好程度也越來越高。對那些厭煩SPI方法或編程的傳統(tǒng)模擬硬件設(shè)計師來說，該ADC仍可以使用默認(rèn)的設(shè)置，直接簡單的忽略掉其可編程特性。

　　高速ADC是模擬和數(shù)字硬件之間的橋梁，它經(jīng)常由全數(shù)字或全模擬硬件設(shè)計師負(fù)責(zé)。此時，數(shù)字硬件設(shè)計師更容易接受其可編程特性，但它也可以幫助那些無法正確建立數(shù)字時序或信號完整性的模擬硬件設(shè)計師節(jié)省寶貴的時間。