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上拉電阻與下拉電阻的比較

作者: 時(shí)間:2011-11-21 來(lái)源:網(wǎng)絡(luò) 收藏

上拉電阻

1、當(dāng)TTL電路驅(qū)動(dòng)COMS電路時(shí),如果TTL電路輸出的高電平低于COMS電路的最低高電平(一般為3.5V),這時(shí)就需要在TTL的輸出端接,以提高輸出高電平的值。

2、OC門(mén)電路必須加,才能使用。

3、為加大輸出引腳的驅(qū)動(dòng)能力,有的單片機(jī)管腳上也常使用。

4、在COMS芯片上,為了防止靜電造成損壞,不用的管腳不能懸空,一般接上拉電阻產(chǎn)生降低輸入阻抗,提供泄荷通路。

5、芯片的管腳加上拉電阻來(lái)提高輸出電平,從而提高芯片輸入信號(hào)的噪聲容限增強(qiáng)抗干擾能力。

6、提高總線(xiàn)的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。

7、長(zhǎng)線(xiàn)傳輸中電阻不匹配容易引起反射波干擾,加上是電阻匹配,有效的抑制反射波干擾。

上拉電阻阻值的選擇原則包括:

1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大;電阻大,電流小。

2、從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠??;電阻小,電流大。

3、對(duì)于高速電路,過(guò)大的上拉電阻可能邊沿變平緩。綜合考慮

以上三點(diǎn),通常在1k到10k之間選取。對(duì)也有類(lèi)似道理

對(duì)上拉電阻和的選擇應(yīng)結(jié)合開(kāi)關(guān)管特性和下級(jí)電路的輸入特性進(jìn)行設(shè)定,主要需要考慮以下幾個(gè)因素:

1. 驅(qū)動(dòng)能力與功耗的平衡。以上拉電阻為例,一般地說(shuō),上拉電阻越小,驅(qū)動(dòng)能力越強(qiáng),但功耗越大,設(shè)計(jì)是應(yīng)注意兩者之間的均衡。

2. 下級(jí)電路的驅(qū)動(dòng)需求。同樣以上拉電阻為例,當(dāng)輸出高電平時(shí),開(kāi)關(guān)管斷開(kāi),上拉電阻應(yīng)適當(dāng)選擇以能夠向下級(jí)電路提供足夠的電流。

3. 高低電平的設(shè)定。不同電路的高低電平的門(mén)檻電平會(huì)有不同,電阻應(yīng)適當(dāng)設(shè)定以確保能輸出正確的電平。以上拉電阻為例,當(dāng)輸出低電平時(shí),開(kāi)關(guān)管導(dǎo)通,上拉電阻和開(kāi)關(guān)管導(dǎo)通電阻分壓值應(yīng)確保在零電平門(mén)檻之下。

4. 頻率特性。以上拉電阻為例,上拉電阻和開(kāi)關(guān)管漏源級(jí)之間的電容和下級(jí)電路之間的輸入電容會(huì)形成RC延遲,電阻越大,延遲越大。上拉電阻的設(shè)定應(yīng)考慮電路在這方面的需求。

下拉電阻的設(shè)定的原則和上拉電阻是一樣的。

OC門(mén)輸出高電平時(shí)是一個(gè)高阻態(tài),其上拉電流要由上拉電阻來(lái)提供,設(shè)輸入端每端口不大于100uA,設(shè)輸出口驅(qū)動(dòng)電流約500uA,標(biāo)準(zhǔn)工作電壓是5V,輸入口的高低電平門(mén)限為0.8V(低于此值為低電平);2V(高電平門(mén)限值)。

選上拉電阻時(shí):

500uA x 8.4K= 4.2即選大于8.4K時(shí)輸出端能下拉至0.8V以下,此為最小阻值,再小就拉不下來(lái)了。如果輸出口驅(qū)動(dòng)電流較大,則阻值可減小,保證下拉時(shí)能低于0.8V即可。

當(dāng)輸出高電平時(shí),忽略管子的漏電流,兩輸入口需200uA

200uA x15K=3V即上拉電阻壓降為3V,輸出口可達(dá)到2V,此阻值為最大阻值,再大就拉不到2V了。選10K可用。COMS門(mén)的可參考74HC系列

設(shè)計(jì)時(shí)管子的漏電流不可忽略,IO口實(shí)際電流在不同電平下也是不同的,上述僅僅是原理,一句話(huà)概括為:輸出高電平時(shí)要喂飽后面的輸入口,輸出低電平不要把輸出口喂撐了(否則多余的電流喂給了級(jí)聯(lián)的輸入口,高于低電平門(mén)限值就不可靠了) 在數(shù)字電路中不用的輸入腳都要接固定電平,通過(guò)1k電阻接高電平或接地。

1. 電阻作用:

接電組就是為了防止輸入端懸空

減弱外部電流對(duì)芯片產(chǎn)生的干擾

保護(hù)cMOS內(nèi)的保護(hù)二極管,一般電流不大于10mA

上拉和下拉、限流

1. 改變電平的電位,常用在TTL-CMOS匹配

2. 在引腳懸空時(shí)有確定的狀態(tài)

3.增加高電平輸出時(shí)的驅(qū)動(dòng)能力。

4、為OC門(mén)提供電流

那要看輸出口驅(qū)動(dòng)的是什么器件,如果該器件需要高電壓的話(huà),而輸出口的輸出電壓又不夠,就需要加上拉電阻。

如果有上拉電阻那它的端口在默認(rèn)值為高電平你要控制它必須用低電平才能控制如三態(tài)門(mén)電路三極管的集電極,或二極管正極去控制把上拉電阻的電流拉下來(lái)成為低電平。反之,尤其用在接口電路中,為了得到確定的電平,一般采用這種方法,以保證正確的電路狀態(tài),以免發(fā)生意外,比如,在電機(jī)控制中,逆變橋上下橋臂不能直通,如果它們都用同一個(gè)單片機(jī)來(lái)驅(qū)動(dòng),必須設(shè)置初始狀態(tài).防止直通!

2、定義:

上拉就是將不確定的信號(hào)通過(guò)一個(gè)電阻嵌位在高電平!電阻同時(shí)起限流作用!下拉同理!

上拉是對(duì)器件注入電流,下拉是輸出電流弱強(qiáng)只是上拉電阻的阻值不同,沒(méi)有什么嚴(yán)格區(qū)分對(duì)于非集電極(或漏極)開(kāi)路輸出型電路(如普通門(mén)電路)提升電流和電壓的能力是有限的,上拉電阻的功能主要是為集電極開(kāi)路輸出型電路輸出電流通道。

3、為什么要使用拉電阻:

一般作單鍵觸發(fā)使用時(shí),如果IC本身沒(méi)有內(nèi)接電阻,為了使單鍵維持在不被觸發(fā)的狀態(tài)或是觸發(fā)后回到原狀態(tài),必須在IC外部另接一電阻。

數(shù)字電路有三種狀態(tài):高電平、低電平、和高阻狀態(tài),有些應(yīng)用場(chǎng)合不希望出現(xiàn)高阻狀態(tài),可以通過(guò)上拉電阻或下拉電阻的方式使處于穩(wěn)定狀態(tài),具體視設(shè)計(jì)要求而定!

一般說(shuō)的是I/O端口,有的可以設(shè)置,有的不可以設(shè)置,有的是內(nèi)置,有的是需要外接,I/O端口的輸出類(lèi)似與一個(gè)三極管的C,當(dāng)C接通過(guò)一個(gè)電阻和電源連接在一起的時(shí)候,該電阻成為上C拉電阻,也就是說(shuō),如果該端口正常時(shí)為高電平,C通過(guò)一個(gè)電阻和地連接在一起的時(shí)候,該電阻稱(chēng)為下拉電阻,使該端口平時(shí)為低電平,作用嗎:

比如:當(dāng)一個(gè)接有上拉電阻的端口設(shè)為輸如狀態(tài)時(shí),他的常態(tài)就為高電平,用于檢測(cè)低電平的輸入。

上拉電阻是用來(lái)解決總線(xiàn)驅(qū)動(dòng)能力不足時(shí)提供電流的。一般說(shuō)法是拉電流,下拉電阻是用來(lái)吸收電流的,也就是你同學(xué)說(shuō)的灌電流電阻在選用時(shí),選用經(jīng)過(guò)計(jì)算后與標(biāo)準(zhǔn)值最相近的一個(gè)!

P0為什么要上拉電阻原因有:

1. P0口片內(nèi)無(wú)上拉電阻

2. P0為I/O口工作狀態(tài)時(shí),上方FET被關(guān)斷,從而輸出腳浮空,因此P0用于輸出線(xiàn)時(shí)為開(kāi)漏輸出。

3. 由于片內(nèi)無(wú)上拉電阻,上方FET又被關(guān)斷,P0輸出1時(shí)無(wú)法拉升端口電平。

P0是雙向口,其它P1,P2,P3是準(zhǔn)雙向口。

不錯(cuò)準(zhǔn)雙向口是因?yàn)樵谧x外部數(shù)據(jù)時(shí)要先“準(zhǔn)備”一下,為什么要準(zhǔn)備一下呢?

單片機(jī)在讀準(zhǔn)雙向口的端口時(shí),現(xiàn)應(yīng)給端口鎖存器賦1,目的是使FET關(guān)斷,不至于因片內(nèi)FET導(dǎo)通使端口鉗制在低電平。

上下拉一般選10k!

芯片的上拉/下拉電阻的作用最常見(jiàn)的用途是,假如有一個(gè)三態(tài)的門(mén)帶下一級(jí)門(mén).如果直接把三態(tài)的輸出接在下一級(jí)的輸入上,當(dāng)三態(tài)的門(mén)為高阻態(tài)時(shí),下一級(jí)的輸入就如同漂空一樣.可能引起邏輯的錯(cuò)誤,對(duì)MOS電路也許是有破壞性的.所以用電阻將下一級(jí)的輸入拉高或拉低,既不影響邏輯又保正輸入不會(huì)漂空.

改變電平的電位,常用在TTL-CMOS匹配; 在引腳懸空時(shí)有確定的狀態(tài); 為OC門(mén)的輸出提供電流; 作為端接電阻; 在試驗(yàn)板上等于多了一個(gè)測(cè)試點(diǎn),特別對(duì)板上表貼芯片多的更好,免得割線(xiàn); 嵌位;上、下拉電阻的作用很多,比如抬高信號(hào)峰峰值,增強(qiáng)信號(hào)傳輸能力, 防止信號(hào)遠(yuǎn)距離傳輸時(shí)的線(xiàn)上反射,調(diào)節(jié)信號(hào)電平級(jí)別等等!當(dāng)然還有其他的作用了具體的應(yīng)用方法要看在什么場(chǎng)合,什么目的,至于參數(shù)更不能一概而定,要看電路其他參數(shù)而定,比如通常用在輸入腳上的上拉電阻如果是為了抬高峰峰值,就要參考該引腳的內(nèi)阻來(lái)定電阻值的!另外,沒(méi)有說(shuō)輸入加下拉,輸出加上拉的,有時(shí)候沒(méi)了某個(gè)目的也可能同時(shí)既有上拉又有下拉電阻的!

加接地電阻--下拉

加接電源電阻--上拉對(duì)于漏極開(kāi)路或者集電極開(kāi)路輸出的器件需要加上拉電阻才可能工作。另外,普通的口,加上拉電阻可以提高抗干擾能力,但是會(huì)增加負(fù)載。

電源:+5V普通的直立LED,共八個(gè),負(fù)極分別接到一個(gè)大片子的管腳上,用多大的上拉電阻合適? 謝謝指教!

一般LED的電流有幾個(gè)mA就夠了,最大不超過(guò)20mA,根據(jù)這個(gè)你就應(yīng)該可以算出上拉電阻值來(lái)了。

保獻(xiàn)起見(jiàn),還是讓他拉吧,(5-0.7)/10mA=400ohm,差不多吧,不放心就用2k的奇怪,新出了管壓0.7V的LED了嗎?據(jù)我所知好象該是1.5V左右。我看幾百歐到1K都沒(méi)太大問(wèn)題,一般的片子不會(huì)衰到10mA都抗不住吧?

上拉電阻的作用:6N137的的輸出三極管C極,如果沒(méi)有上拉電阻,則該引腳上的電平不會(huì)發(fā)生隨B極電平的高低變化。原因是它沒(méi)有接到任何電源上。如果接上了上拉電阻,則B極電平為高時(shí),C極對(duì)地導(dǎo)通(相當(dāng)于開(kāi)關(guān)接通),C極的電壓就變低;如B極電壓為低,則C極對(duì)地關(guān)斷,C極的電壓就升到高電平。為就是上面說(shuō)的“將通斷轉(zhuǎn)換成高低電平”。你說(shuō)的51與此圖有一定的不同,參照著去理解吧。另外,一般地,C極低電平時(shí)器件從外部吸入電流的能力和高電平時(shí)向外部灌出電流的能力是不一樣的。器件輸出端常有Isink和Isource兩個(gè)參數(shù),且前者往往大于后者。

下拉電阻的作用:所見(jiàn)不多,常見(jiàn)的是接到一個(gè)器件的輸入端,多作為抗干擾使用。這是由于一般的IC的輸入端懸空時(shí)易受干擾或器件掃描時(shí)有間隙泄漏電壓而影響電路的性能。后者,我們?cè)谀撑O(shè)備中曾碰到過(guò)。

上拉電阻的阻值主要是要顧及端口的低電平吸入電流的能力。例如在5V電壓下,加1K上拉電阻,將會(huì)給端口低電平狀態(tài)增加5mA的吸入電流。在端口能承受的條件下,上拉電阻小一點(diǎn)為好。

提高負(fù)載能力、提高直流工作電平無(wú)信號(hào)是給電路提供確定的電平。

上拉 一端接vcc,一端接在引腳上

下拉:一端接gnd,一端接在引腳上







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