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一款基于AD9650的高速數(shù)據(jù)采集系統(tǒng)設計

作者: 時間:2014-04-10 來源:網(wǎng)絡 收藏

0 引言

本文引用地址:http://m.butianyuan.cn/article/236353.htm

隨著數(shù)字信號處理技術的發(fā)展,越來越多的信號處理環(huán)節(jié)可以通過后端的軟件處理完成,但這反而使得電子設備對前端數(shù)據(jù)采集系統(tǒng)的要求不斷提高。因為后端軟件的處理效果歸根結底依賴于數(shù)據(jù)中所包含的信息量,只有提高數(shù)據(jù)采集的動態(tài)性能,才能保障后端處理的效果。長期以來,在數(shù)據(jù)采集領域,高速大動態(tài)范圍系統(tǒng)的設計與實現(xiàn)始終是研究的熱點。當雷達工作在高雜波的電磁環(huán)境中,探測對象的RCS或多普勒信息非常微弱時,就對設計實現(xiàn)高速大動態(tài)范圍數(shù)據(jù)采集系統(tǒng)提出了迫切的需求。

目前,國內(nèi)對高速大動態(tài)范圍數(shù)據(jù)采集系統(tǒng)設計主要依賴于芯片的指標而缺乏系統(tǒng)的研究和總結。本設計旨在通過優(yōu)化系統(tǒng)設計,結合動態(tài)性能優(yōu)越的模數(shù)轉(zhuǎn)換芯片,實現(xiàn)一個高速大動態(tài)范圍數(shù)據(jù)采集系統(tǒng)。

1 系統(tǒng)性能指標要求

本系統(tǒng)需完成的主要功能為:雷達同步控制;中頻數(shù)據(jù)采集,數(shù)字正交解調(diào);信號預處理。同時為了降低便攜設備的功耗,預處理器擬采用低功耗處理器。由于要求動態(tài)范圍大,中頻采集需采用高精度的數(shù)據(jù)采集芯片,設計為2個通道,要求單通道量化位數(shù)不小于14 b,有效位數(shù)不小于12 b,輸入信號范圍2 Vp-p,且滿足低功耗要求。

2 關鍵技術

如何保證大動態(tài)范圍是設計中的關鍵點,同時也是難點所在,設計中從如下幾方面進行考慮。

2.1 芯片的選型

為了獲得高速度、大動態(tài)范圍,數(shù)據(jù)采集系統(tǒng)對ADC 的速度和量化精度的要求越來越高,而ADC 的速度和量化精度與其結構緊密相關。

目前常用的高速ADC類型主要有快閃型和流水線型??扉W型ADC 由于采用了全并行結構,具有超高速、寬輸入帶寬的優(yōu)點,但其硬件規(guī)模隨分辨率的增加呈指數(shù)增長,分辨率一般為4~8位,且存在高功耗、高成本、“閃爍碼”等問題,將它應用于數(shù)據(jù)采集系統(tǒng)將會造成分辨率低、成本高、能耗大等弊端。而流水線型ADC具有較高的分辨率,量化位數(shù)一般為12~16位,較高的采樣速率,一般為1~250 MSPS.流水線型ADC 將ADC與DAC結合,采用多級流水結構,解決了快閃式ADC無法達到較高分辨率的缺點,同時兼顧了快閃式ADC 的轉(zhuǎn)換速度。因此,本文選擇流水線型結構的ADC 芯片來實現(xiàn)高速大動態(tài)范圍數(shù)據(jù)采集系統(tǒng)設計。

本文選擇了AD公司的系列芯片。是一款雙通道、16位流水線結構模數(shù)轉(zhuǎn)換器,為解決高頻(最大300 MHz)、大動態(tài)范圍信號的數(shù)字化而設計。

它具有集成ADC 采樣保持輸入、可選擇片上Dither 模式、集成輸入時鐘1~8 分頻等諸多特點。 輸出信號模式可選擇,默認輸出為1.8 V CMOS,通過3線SPI接口,可配置工作模式,實現(xiàn)輸出1.8 V電平的LVDS數(shù)字信號。它具有靈活的掉電選項、采用1.8 V單電壓供電,提供了重要的節(jié)能特性。片上Dither選項能夠提高低電平模擬輸入的無雜散動態(tài)范圍(Spurious Free Dy-namic Range,SFDR)。AD9650的主要性能指標見表1.

 

 

2.2 系統(tǒng)采樣時鐘性能

ADC 芯片受時鐘控制進行采樣,時鐘質(zhì)量對采樣精度影響大,制約著系統(tǒng)所能達到的有效位。系統(tǒng)時鐘主要性能指標包括時鐘抖動和相位噪聲。下面分別討論兩個指標對采樣系統(tǒng)的影響。

時鐘抖動表征了模擬輸入實際采樣時采樣時間的不確定性。由于抖動會降低寬帶ADC 的噪聲性能,因此,ADC噪聲性能的下降將反映出時鐘抖動情況。與系統(tǒng)信噪比(Signal-to-Noise Rate,SNR)邊界值(單位:

dB)之間存在的關系如式(1)所示:

 

 

式中:fanalog表示模擬輸入頻率;tjitter表示時鐘抖動,整理公式(1)得:

 

 

ADC有效位數(shù)(Effect Number of Bit,ENOB)與SNR的關系:

 

 

由式(1)和式(3)可得系統(tǒng)有效位數(shù)與模擬輸入頻率及系統(tǒng)時鐘抖動的關系圖,如圖1所示。

 

 

忽略其他因素,僅考慮時鐘抖動對ADC性能的影響,由式(1)可知,若要對20 MHz的中頻信號進行采樣,同時保證74 dB以上的SNR,則要求時鐘抖動最大為1.588 ps RMS.且ADC電路的時鐘抖動(tjitter)與采樣時鐘抖動(tjitter_clk)和ADC器件自身孔徑抖動(tjitter_adc)之間存在如下關系:

 

 

另外,采樣時鐘的相位噪聲對ADC 性能有著重要影響。若采樣過程用單位圓來表示,則每通過一次零相位,ADC 進行一次采樣。采樣時鐘上的噪聲將對相應矢量的頂點位置進行調(diào)制,從而改變發(fā)生過零的位置,造成采樣過程提前或編碼過程延遲。而采樣時鐘上的噪聲矢量可能是相位噪聲所導致的。如圖2所示。

 

 

圖2 中,理想情況下時鐘信號應為單譜線。然而,受電源噪聲、時鐘抖動等因素影響,頻域中存在大量能量分布在理想頻率附近,代表相位噪聲的能量。由于相位噪聲往往可能擴展至極高頻率,所以,它會使ADC的性能下降[6].采樣過程實質(zhì)是一個采樣時鐘與模擬輸入信號的頻域卷積過程,這個卷積過程在整個頻譜域有效,同時在微觀上也同樣有效。因而,圖2所示的時鐘頻率周圍集中的相位噪聲也將與模擬輸入進行卷積,造成輸出的數(shù)字信號頻譜失真。

采樣時鐘相位噪聲通常以單邊帶相位噪聲來衡量,即:

 

 

由此可以計算出采樣時鐘相位噪聲,作為系統(tǒng)設計的依據(jù)。


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關鍵詞: AD9650 ADC

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